印度和中國始終是瑞薩重要的長期增長市場。隨著Malini與Yvonne正式履新，瑞薩將進一步深化客戶關系、提升執(zhí)行力，強化公司在上述重要區(qū)域的綜合競爭力。

今日，瑞薩宣布，擁有26年半導體行業(yè)資深經驗的高管劉芳（Yvonne Liu），出任Vice President & President of Renesas Electronics China（瑞薩電子集團副總裁兼瑞薩電子中國總裁），任命自2026年3月1日起生效。

劉芳的職業(yè)經歷覆蓋半導體全價值鏈，在汽車、消費電子、工業(yè)、物聯(lián)網(wǎng)（IoT）以及網(wǎng)絡安全領域擁有深厚專業(yè)積累。加入瑞薩之前，劉芳曾在恩智浦半導體擔任高級管理職務，曾任Vice President and General Manager of Greater China Automotive（集團副總裁兼大中華區(qū)汽車業(yè)務總經理），領導跨職能團隊推動業(yè)務成功。在新職位上，劉芳負責瑞薩在中國的運營以及戰(zhàn)略執(zhí)行。她將進一步深化客戶和生態(tài)合作，并推動瑞薩在中國——全球最具創(chuàng)新性和戰(zhàn)略意義的技術市場的持續(xù)增長。

同時，Malini Narayanamoorthi——曾任India Country Manager & Vice President of MID Engineering，隸屬于Analog & Mixed Signal Product Group，現(xiàn)出任Vice President & President of Renesas Electronics India（瑞薩電子印度公司副總裁兼總裁），任命自2026年3月1日起生效。過去數(shù)年間，Malini通過構建穩(wěn)固的客戶合作關系、推進關鍵項目實施、加強全球團隊協(xié)同，為拓展瑞薩在印度的業(yè)務布局發(fā)揮了關鍵作用。在其職責范圍擴大后，她將進一步加速公司在印度的發(fā)展，充分利用該國快速增長的技術生態(tài)系統(tǒng)推動各項戰(zhàn)略舉措，并深入挖掘技術人才，把握與國家級優(yōu)先項目相符的新興機遇。

Malini與劉芳均直接向Hidetoshi Shibata（柴田英利），瑞薩電子CEO匯報工作。

瑞薩電子CEOHidetoshi Shibata表示：“印度和中國始終是瑞薩重要的長期增長市場。隨著Malini與Yvonne正式履新，我們將進一步深化客戶關系、提升執(zhí)行力，強化公司在上述重要區(qū)域的綜合競爭力?！?/p>

瑞薩電子著眼未來，推出新型存儲器和SoC技術

在ISSCC 2026上，瑞薩電子宣布了一系列用于汽車 SoC 的新技術，包括用于軟件定義車輛 (SDV) 架構中的汽車多域電子控制單元 (ECU) 的三種新的 SoC 技術，以及專為汽車 SoC 設計的可配置 3 納米三進制內容尋址存儲器 (TCAM) 架構。

這些版本展現(xiàn)了瑞薩電子對未來的愿景——其共同主線是集中式計算、異構集成以及針對性能和 ISO 26262 標準優(yōu)化的內存架構。

面向多域汽車ECU的芯片組架構

瑞薩電子在ISSCC展會上首次發(fā)布了三款面向高性能汽車多域ECU的 SoC技術。這些芯片必須同時執(zhí)行異構工作負載，并在日益復雜的芯片結構中保持ASIL D級安全等級。

瑞薩電子汽車SoC功能框圖

該公司在用于汽車多域 ECU 的 R-Car X5H 設備中實施了以下技術。

改進 UCIe

為了支持可擴展集成，瑞薩電子開發(fā)了一種專有的芯片組架構，該架構將標準的 UCIe 芯片間接口與基于 RegionID 的訪問控制機制相結合。傳統(tǒng)的 UCIe 實現(xiàn)方式不會在芯片間傳輸 RegionID。而瑞薩電子則將 RegionID 映射到物理地址空間，將其編碼到 UCIe 區(qū)域中，并在芯片組之間傳輸。這使得內存管理單元和實時內核能夠跨芯片實施安全的訪問控制，并實現(xiàn)功能安全所需的無干擾 (FFI)。據(jù)瑞薩電子稱，其測試證實 UCIe 接口支持 51.2 GB/s 的傳輸速度。

NPU的時鐘架構

第二項進展旨在應對先進汽車SoC中神經處理單元（NPU）的增長。NPU面積相比前幾代產品擴大了約1.5倍，導致共享時鐘源和分布式電路之間的時鐘延遲增加。瑞薩電子旨在通過重新設計時鐘架構來解決這一問題，將時鐘脈沖發(fā)生器（CPG）從模塊級模塊劃分為子模塊級微型CPG（mCPG）。這種配置可以降低時鐘延遲，并滿足大型AI加速器的時序要求。

為了確保汽車級零缺陷質量，瑞薩電子將測試電路集成到分層式CPG結構中，并統(tǒng)一了用戶時鐘和測試時鐘的信號路徑。在測試模式下，上層和下層mCPG同步到同一時鐘源，從而實現(xiàn)統(tǒng)一的相位調整。這種架構有效降低了多層時鐘生成帶來的同步復雜性。

擴展功率領域

第三項技術側重于電源效率和安全性。該SoC集成了超過90個電源域，并采用精細的電源門控技術，可根據(jù)工作負載將功耗控制在毫瓦到數(shù)十瓦之間。瑞薩電子將電源開關分為環(huán)形和行狀結構。上電期間，環(huán)形開關抑制浪涌電流，而行狀開關則均衡各域阻抗。與傳統(tǒng)設計相比，這種結構可將IR壓降降低約13%。

為確保安全，SoC采用雙核鎖步（DCLS）配置，主核和校驗核分別配備獨立的電源開關和控制器。通過環(huán)回監(jiān)控每個電源開關的門極信號，可以檢測關斷狀態(tài)故障。此外，耐溫度漂移的數(shù)字電壓監(jiān)控器可將老化容限提高1.4 mV。

適用于汽車SoC的可配置3納米TCAM

在另一份公告中，瑞薩電子詳細介紹了一種可配置的 3 納米 TCAM 架構，旨在將 TCAM 的應用范圍從網(wǎng)絡擴展到汽車級 SoC。

該設計結合了硬宏和編譯器支持的軟宏自動生成功能，其中硬宏支持 8 到 64 位的搜索鍵寬度和 32 到 128 的條目深度。設計人員可以組合這些模塊，在單個宏中創(chuàng)建大型配置，例如 256 位 x 4,096 個條目。據(jù)報道，這種方法實現(xiàn)了 5.27 Mb/mm2 的存儲密度。

瑞薩電子的 3 納米 TCAM 測試芯片。

為了降低搜索能耗，每個硬宏都集成了一個全不匹配檢測電路，并實現(xiàn)了兩階段流水線搜索。第一階段確定所有條目是否不匹配后，第二階段決定是繼續(xù)執(zhí)行還是停止。在 64 位至 256 位 x 512 條目的配置中，對于大于 64 位的鍵，該方法采用列流水線搜索最多可降低 71.1% 的搜索能耗；對于 64 位或更小的鍵，采用行流水線搜索最多可降低 65.3% 的搜索能耗。在 256 位 x 512 條目的實現(xiàn)中，TCAM 在 1.7 GHz 時鐘頻率下實現(xiàn)了 0.167 fJ/bit 的搜索能耗，品質因數(shù)為 53.8。

瑞薩電子還加入了功能安全增強功能，以挑戰(zhàn)傳統(tǒng)SECDED ECC的局限性。由于同一地址的TCAM位單元在物理上相鄰，因此雙位軟錯誤歷來無法糾正。瑞薩電子通過將奇數(shù)位和偶數(shù)位數(shù)據(jù)總線分開來緩解這一問題，從而增加用戶數(shù)據(jù)位和奇偶校驗位之間的物理距離，并將潛在的雙位錯誤轉換為可糾正的單位事件。專用于ECC奇偶校驗的SRAM以及獨立的地址解碼器提高了對錯誤地址寫入的檢測能力。

目前，這兩項技術正通過 R-Car X5H 等設備進入產品化階段，隨著 3 納米制造技術的成熟，預計將在汽車領域得到更廣泛的應用。

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