摩爾定律正在減速。過去我們靠不斷縮小晶體管尺寸提升芯片性能，但如今物理極限越來越近。在這樣的背景下，兩種創(chuàng)新技術(shù)站上舞臺(tái)：CMOS 2.0 和 Chiplet（芯粒）。它們都在解決 “如何讓芯片更強(qiáng)” 的問題，但思路卻大相徑庭。

CMOS 2.0：把芯片做成多層定制蛋糕

要理解 CMOS 2.0，得先說說它的 “前輩”—— 傳統(tǒng) CMOS 技術(shù)：

我們?nèi)粘Ｓ玫氖謾C(jī)芯片、電腦 CPU，本質(zhì)都是基于 CMOS（互補(bǔ)金屬氧化物半導(dǎo)體）打造的，就像用同一種配方烤出的單層蛋糕，所有運(yùn)算、存儲(chǔ)、供電模塊都擠在同一層面，功能越多，“蛋糕” 就越厚，數(shù)據(jù)在模塊間傳遞的路徑也越長，不僅耗電還容易卡頓。而比利時(shí)研究機(jī)構(gòu) Imec 在 2024 年提出的CMOS 2.0，徹底改變了這種 “單層結(jié)構(gòu)”。它的核心是 “單片異構(gòu) 3D 堆疊”，簡單說就是：

把原本擠在同一層的芯片功能，拆成垂直疊加的不同層級(jí)：最底層是高驅(qū)動(dòng)邏輯層，專門負(fù)責(zé)像“高速運(yùn)算” 這樣的重活；中間層是高密度邏輯層，擅長同時(shí)處理多個(gè)任務(wù)；頂層還能疊上存儲(chǔ)器層，讓數(shù)據(jù)存取更方便。更關(guān)鍵的是，它在芯片背面偷偷加了一套 “背面供電網(wǎng)絡(luò)（BSPDN）”，就像給蛋糕裝了隱形輸油管，不用再從正面繞路供電，大幅降低了功耗。

這些功能層之間不是簡單堆疊，而是靠納米級(jí)的高密度 3D 互連技術(shù)緊緊 “粘” 在一起，層間距離只有十億分之一米，數(shù)據(jù)傳遞速度比傳統(tǒng)芯片快 10 倍以上，功耗卻能降 30%。

打個(gè)比方，傳統(tǒng)芯片是把巧克力、奶油、面粉全混在一起烤蛋糕，味道混雜還不好控制；CMOS 2.0則是分層制作—— 底層用高筋面粉做 “支撐底座”（高驅(qū)動(dòng)邏輯層），中層用低筋面粉做 “蓬松夾層”（高密度邏輯層），頂層抹上奶油當(dāng) “儲(chǔ)物格”（存儲(chǔ)器層），層間再涂一層超薄奶油（3D 互連），既讓每一層的口感發(fā)揮到極致，又能快速傳遞味道，最終在同樣大小的蛋糕里，裝下更豐富的口感和營養(yǎng)。

Chiplet：用樂高積木拼出高性能芯片

如果說 CMOS 2.0 是在 “精雕細(xì)琢一塊蛋糕”，那 Chiplet 就是 “用積木拼出復(fù)雜玩具”。我們先想想傳統(tǒng)大芯片的困境：一塊能滿足 AI 計(jì)算、多任務(wù)處理的高端芯片，面積可能達(dá)到 400 平方毫米，用 5nm 工藝制造時(shí)，只要其中一個(gè)小區(qū)域有瑕疵，整個(gè)芯片就報(bào)廢了 —— 這也是為什么高端芯片越來越貴，因?yàn)榱悸蕦?shí)在太低，5nm 大芯片的良率甚至不到 50%。

Chiplet 的出現(xiàn)，就是把這種 “整塊廢” 的風(fēng)險(xiǎn)降到最低。它的邏輯很簡單：

把原本完整的大芯片，拆成一個(gè)個(gè)獨(dú)立的“小模塊”（功能裸片），每個(gè)模塊只干一件事 —— 有的專門負(fù)責(zé)計(jì)算，有的專注存儲(chǔ)，有的管外部接口。這些小模塊可以用不同工藝制造：比如計(jì)算模塊用最先進(jìn)的 5nm 工藝保證性能，接口模塊用成本更低的 12nm 工藝就夠了；甚至可以由不同廠商生產(chǎn)，最后再通過 2.5D 中介層（類似積木的連接件）或者 3D 堆疊技術(shù)，把這些小模塊裝到同一個(gè) “外殼” 里，再靠 UCIe（通用芯?；ミB）這種 “通用卡扣”，讓模塊間能快速傳遞數(shù)據(jù)。

那么，兩種技術(shù)差在哪呢？

CMOS 2.0 追求的是 “極致優(yōu)化”，而 Chiplet 追求的是 “靈活實(shí)用”。它們之間的區(qū)別，可以從“一本書” 和 “活頁本” 說起：

CMOS 2.0 所有功能都在 “同一塊芯片里”，那些垂直堆疊的功能層，就像在同一本書里做的立體夾頁，夾頁和正文的距離只有幾毫米（對(duì)應(yīng)芯片里的納米級(jí)），靠 “隱形裝訂線”（3D 互連）緊緊連在一起，翻頁找內(nèi)容（數(shù)據(jù)傳輸）不用打開另一本書，速度自然快。而 Chiplet 是把多個(gè)獨(dú)立芯片（功能裸片）拼在一起，就像多本書組成的活頁筆記本，每本書（裸片）是獨(dú)立分冊(cè)，靠活頁夾（封裝技術(shù)）裝在一起，冊(cè)與冊(cè)之間距離有幾厘米（對(duì)應(yīng)芯片里的毫米級(jí)），找內(nèi)容得靠 “書簽索引”（UCIe 接口），雖然靈活，但傳遞效率不如同一本書里的夾頁。

不是二選一，而是未來芯片的左右腿

很多人可能會(huì)覺得，CMOS 2.0 和 Chiplet 是競爭關(guān)系，但實(shí)際上，它們更像是芯片行業(yè)的 “左右腿”—— 一個(gè)解決 “性能極限” 問題，一個(gè)解決 “成本可行性” 問題，未來會(huì)一起推動(dòng)芯片技術(shù)往前走。

CMOS 2.0 的價(jià)值，在于打破了 “平面縮放” 的限制。當(dāng)晶體管尺寸快要摸到1nm 的物理極限，往垂直方向堆疊功能層，就像在同樣大小的土地上蓋高樓，能裝下更多功能。

而Chiplet的意義，在于降低了先進(jìn)技術(shù)的門檻?，F(xiàn)在7nm工藝的成本比14nm高 40%，3nm 更是直接翻倍，很多廠商根本用不起。但有了 Chiplet，廠商不用整顆芯片都用先進(jìn)工藝，只要核心模塊用高端工藝，其他模塊用成熟工藝就行，開發(fā)成本能降 30%。這也讓更多行業(yè)能用上高性能芯片，比如智能汽車、工業(yè)機(jī)器人，不用再為 “整塊高端芯片” 的高價(jià)發(fā)愁。

未來我們很可能看到這樣的場(chǎng)景：一塊高端 AI 芯片，核心的計(jì)算部分用 CMOS 2.0 技術(shù)做多層堆疊，追求極致的運(yùn)算速度；而外圍的存儲(chǔ)、接口模塊，用 Chiplet 的方式組裝，控制成本。就像一棟地標(biāo)性摩天大樓，核心承重結(jié)構(gòu)用最堅(jiān)固的立體技術(shù)（類似 CMOS 2.0），保證大樓能蓋得高、站得穩(wěn)；而非承重的墻體、管道，用預(yù)制模塊組裝（類似 Chiplet），降低成本還方便維護(hù)。

其實(shí)不管是CMOS 2.0的“多層蛋糕”，還是Chiplet的“樂高積木”，最終的目標(biāo)都是讓我們的電子設(shè)備更好用。半導(dǎo)體行業(yè)的創(chuàng)新從來不是“一條路走到黑”，而是在不同思路的碰撞中找到新方向，而這兩種技術(shù)，無疑會(huì)是未來幾年芯片領(lǐng)域值得關(guān)注的“破局者”。

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