AI IC測試仍任重道遠(yuǎn)。

AI加速器的應(yīng)用場景極為廣泛，既用于大語言模型訓(xùn)練，也用于基于大模型的推理預(yù)測。它可在自動駕駛中實時處理傳感器與攝像頭數(shù)據(jù)，用于智能手機(jī)、相機(jī)、無人機(jī)等設(shè)備上的AI邊緣應(yīng)用，甚至能加速疫苗研發(fā)進(jìn)程。但AI系統(tǒng)的測試是一場全新的挑戰(zhàn)。測試內(nèi)容涵蓋高速接口、多處理器以及復(fù)雜的多層存儲架構(gòu)，還包括光接口相關(guān)測試。這類測試需要覆蓋裸芯片、HBM、終測、系統(tǒng)級測試以及現(xiàn)場測試。這種多裸片、多接口的測試模式，要求可測性設(shè)計（DFT）與測試方法實現(xiàn)創(chuàng)新，包括引入流式掃描技術(shù)、增加更多在線應(yīng)力測試與切割后模塊測試，以覆蓋所有潛在失效點。

隨著封裝尺寸不斷增大，新型測試搬運設(shè)備與更大規(guī)格的JEDEC托盤將成為必需。測試工程師還需應(yīng)對先進(jìn)工藝節(jié)點下出現(xiàn)的新型失效問題，包括混合鍵合界面、硅通孔（TSV）、凸點界面以及硅中介層處的失效。測試是AI芯片發(fā)展過程中最為關(guān)鍵的一環(huán)，必須能夠覆蓋從晶圓探針測試到數(shù)據(jù)中心系統(tǒng)內(nèi)運行的全流程失效檢測。

IBM研究院AI硬件研究工程師JohnDavid Lancaster表示：“積極的一面是，AI加速器計算引擎可針對一組更聚焦、更可預(yù)測的負(fù)載進(jìn)行測試，因為我們清楚其將要執(zhí)行的運算類型。而挑戰(zhàn)在于，這類引擎通常支持多種精度格式，會讓精確比特級預(yù)期結(jié)果的設(shè)定變得復(fù)雜。此外，推理任務(wù)的啟停會引發(fā)大幅瞬態(tài)功率波動，進(jìn)而對加速器上的電源完整性電路造成應(yīng)力；若未完成充分表征，可能導(dǎo)致設(shè)備在運行中失效?！?/p>

AI測試首先需要明確被測器件（DUT）的特性。愛德萬測試P93k產(chǎn)品線業(yè)務(wù)開發(fā)經(jīng)理Daniel Simoncelli表示：“在這類AI系統(tǒng)中，通常單個計算核心會在同一裸片上復(fù)制數(shù)十乃至數(shù)千個，因此與CPU這類異構(gòu)設(shè)計相比，其架構(gòu)更為同質(zhì)化，測試范圍也更明確。而運行大語言模型的AI芯片，其軟件棧是定制化的，需要對芯片施加應(yīng)力，驗證其系數(shù)運算是否準(zhǔn)確。與此同時，測試對象還包含數(shù)十億個晶體管，因此復(fù)雜度主要來源于需要灌入這些器件的海量掃描數(shù)據(jù)?！?/p>

熱管理與電源管理問題在系統(tǒng)級測試中至關(guān)重要。安靠科技高級總監(jiān)兼制造測試專家Vineet Pancholi表示：“AI加速器的電流密度極高，平臺內(nèi)每個封裝功耗可達(dá)300瓦至2000瓦。在封裝設(shè)計中，小芯片的精準(zhǔn)布局以實現(xiàn)隔熱是關(guān)鍵架構(gòu)決策。測試過程中，每個裸片關(guān)鍵區(qū)域的熱點不僅會影響自身性能，還會波及相鄰裸片。內(nèi)核門控測試向量可在晶圓分揀、終測與系統(tǒng)級測試中實現(xiàn)熱管理，同時通過導(dǎo)熱界面材料（TIM）以及定制風(fēng)冷、液冷測試頭保障量產(chǎn)測試順利進(jìn)行?！?/p>

什么是AI加速器？

AI加速器并非單一器件，而是由集成數(shù)千個核心的小芯片、HBM與SRAM共同組成的系統(tǒng)，可為算法提供大規(guī)模并行處理能力。這與擁有2至8個核心、按順序處理請求且負(fù)載類型截然不同的CPU形成明顯區(qū)別。CPU可面向通用場景，而AI加速器通常為特定任務(wù)設(shè)計。例如NPU專注于深度學(xué)習(xí)，TPU則擅長并行矩陣乘法與張量運算，這些正是神經(jīng)網(wǎng)絡(luò)的核心數(shù)學(xué)運算?；贕PU的模塊是最早出現(xiàn)的AI加速器（至今仍用于游戲與圖形處理），因其可在實現(xiàn)低延遲操作的同時完成并行計算。但與GPU不同，AI加速器更優(yōu)先保障內(nèi)存的高帶寬讀寫，從而實現(xiàn)更快運算與更低功耗。

圖 1：在2.5D與3D封裝架構(gòu)中，裸片間接口的驗證與測試至關(guān)重要。來源：泰瑞達(dá)

數(shù)據(jù)中心模塊主要分為兩類。泰瑞達(dá)半導(dǎo)體測試事業(yè)部產(chǎn)品營銷高級總監(jiān)Jeorge Hurtarte解釋道：“AI模塊是一種異構(gòu)集成先進(jìn)封裝，包含一顆或多顆GPU、一組HBM堆疊、高速串行接口，以及集成在中介層上的共封裝光學(xué)器件。第二類則是在中介層上集成交換機(jī)、高速接口與共封裝光學(xué)（CPO）的模塊。AI數(shù)據(jù)中心模塊并非單一xPU，后者最大尺寸僅26mm×33mm，而當(dāng)前這類模塊已達(dá)100mm×100mm，很快將擴(kuò)展至150mm×150mm，因此必須以系統(tǒng)視角開展測試?！?/p>

裸片間接口測試中，信號完整性保障是一大重點。西門子EDA 3D-IC可測性設(shè)計與良率技術(shù)賦能經(jīng)理Quoc Phan 表示：“2.5D與3D封裝在小芯片高速接口處帶來顯著的信號完整性與噪聲隔離問題。傳統(tǒng)故障模型已不足以檢測這類復(fù)雜裸片間連接或先進(jìn)封裝內(nèi)部產(chǎn)生的缺陷，因此必須開發(fā)專用互聯(lián)測試與監(jiān)測方案。這些裸片間連接還直接影響可測性設(shè)計測試向量的傳輸，亟需創(chuàng)新的DFT方法，通過UCIe等高速接口高效實現(xiàn)裸片間測試數(shù)據(jù)的生成與傳輸?！?/p>

盡管存在上述差異，芯片測試的核心目標(biāo)并未改變。新思科技首席產(chǎn)品經(jīng)理Sri Ganta表示：“測試的首要目標(biāo)仍是以最低成本實現(xiàn)最高測試質(zhì)量。但針對先進(jìn)工藝節(jié)點、熱應(yīng)力與電源應(yīng)力、多裸片系統(tǒng)以及現(xiàn)場/系統(tǒng)內(nèi)運行場景，新增了更多測試需求?！?/p>

對于AI模塊而言，片上監(jiān)測單元的重要性日益凸顯。proteanTecs首席執(zhí)行官ShAICohen表示：“端到端優(yōu)化已成為必然需求。如今已無法先打造極致芯片，再構(gòu)建極致系統(tǒng)，最后搭建極致機(jī)柜并以此組建數(shù)據(jù)中心，因為這樣會浪費大量性能與功耗。當(dāng)前核心目標(biāo)是確保針對每一種負(fù)載，甚至每幾個時鐘周期都完成優(yōu)化，實現(xiàn)整體功耗最低、性能最高。”

多裸片測試新時代也推動了企業(yè)間的深度協(xié)作。PDF Solutions首席執(zhí)行官John Kibarian表示：“量產(chǎn)復(fù)雜度極高，需要協(xié)調(diào)來自多家供應(yīng)商的基板、基底裸片、第三方組件、各類封裝技術(shù)、封測廠配置與測試系統(tǒng)。盡管半導(dǎo)體行業(yè)曾攜手攻克過重大工程難題，但規(guī)模化小芯片量產(chǎn)需要更深層次的協(xié)作，尤其是系統(tǒng)廠商越來越多地集成來自不同供應(yīng)商的組件。這種協(xié)同需貫穿初始導(dǎo)入與持續(xù)量產(chǎn)全過程，并具備快速適配不同產(chǎn)品型號的靈活性?！?/p>

這一新趨勢也進(jìn)一步凸顯了可測性設(shè)計創(chuàng)新的重要性。Phan表示：“AI芯片測試已成為當(dāng)前半導(dǎo)體工程領(lǐng)域的前沿挑戰(zhàn)，AI模塊極高的架構(gòu)復(fù)雜度與大規(guī)模并行特性帶來了巨大考驗?！?/p>

掃描測試邁入流式時代

掃描測試（又稱結(jié)構(gòu)測試）已實現(xiàn)顯著提速以適配新需求，主要用于檢測數(shù)百萬個焊料凸點連接中的開路、短路等制造缺陷。

AI系統(tǒng)并行架構(gòu)的一個弊端是電路失效后難以定位。愛德萬測試的Simoncelli表示：“若部分器件在良率提升階段出現(xiàn)失效，診斷會更為復(fù)雜。當(dāng)測試出現(xiàn)失效比特或失效向量時，無法確定芯片內(nèi)數(shù)千個核心中究竟是哪一個出現(xiàn)問題。因此測試設(shè)備端工具需要識別掃描網(wǎng)絡(luò)，以實現(xiàn)失效測試序列的定位映射。為加速這一過程，我們正引入PCIe等高速接口。優(yōu)勢在于，不同測試環(huán)節(jié)間的測試內(nèi)容傳輸變得更為簡便，因為晶圓分揀、終測與系統(tǒng)級測試已實現(xiàn)統(tǒng)一標(biāo)準(zhǔn)?！?/p>

便捷程度取決于具體測試對象。西門子EDA Phan表示：“大規(guī)模存儲使用需求與龐大架構(gòu)規(guī)模，給量產(chǎn)測試中的可控性與可觀測性帶來困難。從DFT角度來看，測試向量的生成、傳輸與執(zhí)行變得極為復(fù)雜，覆蓋如此龐大架構(gòu)所需的向量體量巨大，進(jìn)而導(dǎo)致測試時間延長。此外，眾多核心與存儲接口的并發(fā)運行，使得測試過程中的DFT電源管理成為關(guān)鍵問題，功耗可能出現(xiàn)大幅飆升?！?/p>

HBM測試的技術(shù)演進(jìn)

Phan 表示：“由于搭載數(shù)千個計算核心與多層存儲架構(gòu)，AI系統(tǒng)同時依賴片上 SRAM 與片外 DRAM，數(shù)據(jù)傳輸速率可達(dá)每秒TB級。大規(guī)模存儲使用需求與龐大架構(gòu)規(guī)模，給量產(chǎn)測試中的可控性與可觀測性帶來困難。從DFT角度來看，測試向量的生成、傳輸與執(zhí)行變得極為復(fù)雜，覆蓋如此龐大架構(gòu)所需的向量體量巨大，進(jìn)而導(dǎo)致測試時間延長。此外，眾多核心與存儲接口的并發(fā)運行，使得測試過程中的 DFT 電源管理成為關(guān)鍵問題，功耗可能出現(xiàn)大幅飆升?！?/p>

HBM由多層DRAM裸片堆疊而成，當(dāng)前主流規(guī)格最高可達(dá) 12 層，裸片間通過基底邏輯裸片通信 —— 該基底裸片近期已取代傳統(tǒng)DRAM基底裸片。Simoncelli 表示：“基底裸片負(fù)責(zé)對上方堆疊的存儲芯片完成全部檢測。而在芯片切割后通常還需進(jìn)行一輪測試，因為這類封裝極為脆弱且成本高昂。HBM 成本可占整個封裝成本的 50% 以上，因此盡早檢測垂直結(jié)構(gòu)中的微小變化、捕捉潛在失效至關(guān)重要。為此，客戶正考慮新增測試環(huán)節(jié)，有人稱之為部分裝配測試，也有人稱之為切割后裸片測試，這類測試有望在未來一兩年內(nèi)落地?！?/p>

片上監(jiān)測單元可布置在裸片邊緣，用于檢測切割后的缺陷。proteanTecs Cohen 表示：“若要實現(xiàn)高精度工藝檢測，部分監(jiān)測單元需要布置在邊緣。這正是多裸片與普通裸片的區(qū)別所在。多裸片架構(gòu)中，裸片邊緣狀態(tài)的可視性更為重要，以便掌握裸片間的運行狀況?！?/p>

隨著SK海力士、美光、三星等HBM廠商從HBM3、HBM3E向HBM4迭代，核心目標(biāo)是在不超過單張硅片厚度（775 微米，含基底裸片）的有限堆疊高度內(nèi)集成更多DRAM裸片，從而提升存儲容量。HBM4 的標(biāo)準(zhǔn)厚度較 HBM3/3E 的 720 微米限制有所放寬。

HBM4廠商預(yù)計仍將采用微凸點連接16層DRAM裸片，后續(xù)再引入混合鍵合技術(shù)，下一代產(chǎn)品則有望集成 20 層DRAM裸片與 1 層基底裸片。實現(xiàn)高帶寬所需的大量信號通道，意味著每一代HBM都將采用數(shù)量更多、密度更高的硅通孔（TSV），微凸點間距與尺寸將進(jìn)一步縮小至 20 至 30 微米。

新思科技首席產(chǎn)品經(jīng)理 Faisal Goriawalla 表示：“為實現(xiàn)低延遲高帶寬，HBM 存儲采用極寬接口（1K 位、2K 位，正向 4K 位演進(jìn)）。為提升容量，HBM標(biāo)準(zhǔn)將堆疊層數(shù)從12層、16層提升至20層。這提升了互聯(lián)密度與存儲堆疊中的 TSV 數(shù)量，隨著微凸點總量大幅增加，外部凸點間距也隨之縮小。對DRAM廠商而言，這帶來了熱管理、電源分配網(wǎng)絡(luò)、布線、可靠性與 TSV 容量等多方面挑戰(zhàn)?！?/p>

但HBM良率責(zé)任該由誰承擔(dān)？Goriawalla 表示：“DRAM廠商會向ASIC廠商或原始設(shè)備制造商交付已知合格裸片存儲，但封裝裝配后問題如何界定？例如，系統(tǒng)廠商如何在終測中檢測互聯(lián)線上的固定故障？鑒于HBM與 xPU 間凸點間距極小、高帶寬互聯(lián)信號數(shù)量龐大，系統(tǒng)集成商很難通過自動測試設(shè)備（ATE）對封裝后的DRAM完成全面測試?！?/p>

他還強(qiáng)調(diào)了測試時間與測試覆蓋率之間的平衡?！凹幢阋活w 8G DRAM芯片，在 ATE 上完成全面測試也需要數(shù)秒時間。因此為用戶提供測試時間與覆蓋率的調(diào)節(jié)能力至關(guān)重要，僅在必要時開展詳細(xì)物理失效分析（PFA）?！?/p>

不過HBM測試并未止于系統(tǒng)級測試，數(shù)據(jù)中心還需開展系統(tǒng)內(nèi)測試以排查老化相關(guān)失效。Goriawalla 解釋道：“在設(shè)備維護(hù)或計劃停機(jī)期間，用戶可執(zhí)行特定的行錘測試，檢測DRAM中的邊緣性能問題或潛在靈敏度缺陷，以預(yù)防災(zāi)難性失效。更具挑戰(zhàn)性的是，定制HBM等新興方案中，HBM 基底裸片現(xiàn)已采用邏輯工藝制造（而非DRAM廠商的存儲工藝）。這為 SoC 設(shè)計師提供了更高的設(shè)計劃分靈活性，但也增加了已知合格堆疊與已知合格封裝的測試復(fù)雜度?！?/p>

圖 2：定制HBM中，由于DRAM基底裸片采用邏輯工藝制造，測試難度進(jìn)一步提升。來源：新思科技

基于上述諸多原因，測試方法與接入性、測試時間、不同場景測試需求、定制HBM的出現(xiàn)，HBM測試已成為重大挑戰(zhàn)與瓶頸，也是 2.5D IC 設(shè)計中必須重點考量的環(huán)節(jié)。

測試可及性

大約15年前，頭部器件廠商、測試企業(yè)與封測廠已意識到，多裸片封裝中部分裸片測試可及性不足將成為重大問題，這也推動了 IEEE 1838 標(biāo)準(zhǔn)的制定。該標(biāo)準(zhǔn)旨在實現(xiàn)堆疊裸片與測試設(shè)備的通信，并通過全新 DFT 架構(gòu)實現(xiàn)堆疊內(nèi)非接觸裸片間的互聯(lián)通信。

盡管AI子系統(tǒng)測試存在諸多特殊性，行業(yè)仍可沿用現(xiàn)有測試方法。安靠測試業(yè)務(wù)開發(fā)高級總監(jiān) Scott Carroll 表示：“AI封裝測試與單片xPU測試存在差異，主要原因是封裝內(nèi)裸片間互聯(lián)的測試可及性不足。但所有xPU邏輯測試方案，包括符合 IEEE 1838 標(biāo)準(zhǔn)、通過 EDA 流程開發(fā)的自動測試向量生成（ATPG）、掃描測試、結(jié)構(gòu)化功能測試等，均適用于AI模塊?！?/p>

小芯片級邏輯實現(xiàn)標(biāo)準(zhǔn)從多方面提供了助力。Carroll 表示：“從 DFT 角度來看，UCIe 通過冗余修復(fù)、位寬降級與通道反轉(zhuǎn)等物理層核心特性簡化了量產(chǎn)測試，可選特性還可支持收發(fā)端差分眼圖寬度與高度驗證。為滿足加速器與內(nèi)存間的低延遲需求，AI負(fù)載對 I/O 數(shù)據(jù)速率要求持續(xù)提升（32Gbps 至 64Gbps），近端與遠(yuǎn)端環(huán)回 DFT 技術(shù)協(xié)同使用以保障充分測試覆蓋率?！盋arroll 指出，行業(yè)正持續(xù)協(xié)作優(yōu)化 DFT 方案，IEEE P3405 工作組便是其中之一，該小組有望提出裸片間互聯(lián)測試生成與檢測模塊及其他測試方法。

另一項挑戰(zhàn)是驗證處理器（xPU）與HBM間的連接。當(dāng)前二者通過微凸點與硅中介層相連。愛德萬測試的 Simoncelli 表示：“在電氣層面保障這類連接可靠性存在重大挑戰(zhàn)。盡管可對凸點進(jìn)行光學(xué)檢測，但這并非電氣測試，因此需在處理器與封裝完成連接后開展電氣測試?！?/p>

引腳可及性是另一項難題。泰瑞達(dá)的 Hurtarte 表示：“先進(jìn)封裝無法接觸全部引腳，因此需要通過 DFT 接口以系統(tǒng)視角完成測試。例如，西門子的流式掃描網(wǎng)絡(luò)（SSN）可輔助自動測試設(shè)備提速掃描測試，因此必須配備合適的接口以實現(xiàn)系統(tǒng)級測試?！?/p>

圖 3：芯片廠商正探索新增測試環(huán)節(jié)，尤其在切割/單顆化工序之后。來源：泰瑞達(dá)

Hurtarte 補(bǔ)充道：“另一重要接口是光接口，因為降低功耗的關(guān)鍵路徑之一是從銅互聯(lián)轉(zhuǎn)向硅光子技術(shù)。我們近期推出了面向光學(xué)測試的量產(chǎn)自動測試系統(tǒng)，取代了傳統(tǒng)機(jī)架式實驗室設(shè)備?！?/p>

Lancaster介紹了 IBM 的系統(tǒng)級測試（SLT）方案?！霸诹慨a(chǎn)階段，我們以盡可能嚴(yán)苛的條件對板級形態(tài)的芯片施加應(yīng)力，包括在特定電壓與溫度偏置下運行AI負(fù)載，目標(biāo)是壓縮測試中的失效運行裕度，從而確保芯片與板卡在實際部署中的穩(wěn)定性?！?/p>

這類測試需要多層級方案協(xié)同。Lancaster 表示：“在這些階段，我們啟用全套診斷模式，包括校驗所有比特級精確結(jié)果，從硬件層面驗證最高負(fù)載的AI模型。由于企業(yè)級客戶對現(xiàn)場失效率要求極低，我們的測試流程包含全面硬件驗證，從模塊級測試到完整系統(tǒng)級集成與應(yīng)力測試。這種多層級方案保障了芯片及其集成平臺的可靠性?！?/p>

一項行業(yè)通用原則是，測試設(shè)備應(yīng)能施加兩倍于器件實際運行所需的電壓應(yīng)力。Lancaster 表示：“為全面檢測芯片上的所有組件，我們配備了針對芯片特定模塊與接口的硬件驗證測試套件。這些測試在不同頻率、電壓與溫度下運行，并啟用完整診斷檢測。此外，這些測試通過專用硬件測試設(shè)備調(diào)度執(zhí)行，這類設(shè)備可提供比常規(guī)客戶負(fù)載更深的可視性與更高的應(yīng)力水平，確保在比終端用戶實際使用更嚴(yán)苛的條件下提前發(fā)現(xiàn)問題?！?/p>

結(jié)語

AI加速器的發(fā)展剛剛起步，但測試領(lǐng)域已積累大量經(jīng)驗。安靠 Pancholi 表示：“AI IC測試仍任重道遠(yuǎn)。但隨著首批產(chǎn)品完成封裝與測試，我們將收集更多數(shù)據(jù)與見解，復(fù)盤優(yōu)化空間與核心經(jīng)驗，并以此完善未來AI產(chǎn)品的測試方案?！?/p>

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