2026年4月9日，國防科技大學(xué)與中科院金屬所合作在《國家科學(xué)評論》發(fā)表一項(xiàng)關(guān)鍵突破：他們利用液態(tài)金/鎢雙金屬薄膜作為襯底，通過化學(xué)氣相沉積成功制備出晶圓級單層WSi?N?薄膜——一種高性能P型二維半導(dǎo)體。這一進(jìn)展意義重大。長期以來，二維材料領(lǐng)域“N型多、P型少”，嚴(yán)重制約CMOS電路的構(gòu)建。過去P型材料僅能生長出幾微米碎片，摻雜難控、穩(wěn)定性差，根本無法用于實(shí)際芯片制造。

而此次成果不僅將疇區(qū)尺寸提升至亞毫米級，生長速率較文獻(xiàn)提高約千倍，摻雜濃度還能在5.8×1012至3.2×1013 cm?2范圍內(nèi)精準(zhǔn)調(diào)節(jié)，且材料抗氧化、散熱好，具備產(chǎn)線兼容潛力。這并非偶然。自2011年起，西方對華實(shí)施高端半導(dǎo)體設(shè)備與材料封鎖，EUV光刻機(jī)等核心裝備禁運(yùn)。但中國科研人員轉(zhuǎn)而深耕后摩爾時代新路徑——二維半導(dǎo)體正是其中關(guān)鍵方向。如今P型短板被補(bǔ)上，意味著全二維CMOS集成真正成為可能。

當(dāng)然，從實(shí)驗(yàn)室到量產(chǎn)仍有距離。論文驗(yàn)證的是4英寸晶圓級生長，工業(yè)化還需攻克良率、均勻性及與現(xiàn)有工藝整合等難題。但優(yōu)勢在于全鏈條自主：沒有現(xiàn)成設(shè)備？就改造或自研；沒有成熟方案？就一爐一爐試參數(shù)。正如一位工程師曾感慨：“材料不穩(wěn)，再好的電路設(shè)計(jì)都是空談。”這項(xiàng)突破背后，是無數(shù)個深夜調(diào)試、反復(fù)失敗的積累。

沒有豪言壯語，只有屏幕前緊盯數(shù)據(jù)的身影和一句“卡了就再調(diào)”。正是這種沉靜而堅(jiān)韌的科研日常，讓中國在封鎖中走出新路。若未來該材料實(shí)現(xiàn)低功耗、高開關(guān)比的芯片應(yīng)用，不僅可緩解算力瓶頸，更將重塑全球半導(dǎo)體競爭格局。歷史一再證明：真正的技術(shù)自主，從來不是等來的，而是一步一步“長”出來的——從原子開始，到晶圓，再到大國底氣。