全球開放小芯片互連標(biāo)準(zhǔn)組織UCIe聯(lián)盟正式推出UCIe 3.0規(guī)范，最大實現(xiàn)64 GT/s數(shù)據(jù)速率，較上一代32 GT/s帶寬翻倍。

UCIe是一個由Intel牽頭，聯(lián)合AMD、ARM、Meta、Microsoft、Qualcomm、Samsung、ASE、TSMC、Google Cloud等十大產(chǎn)業(yè)巨頭共同參與制定的開放性行業(yè)標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)旨在為Chiplet技術(shù)提供一個通用的、可互操作的高速互聯(lián)解決方案，以促進(jìn)不同廠商生產(chǎn)的Chiplet之間的互連互通。

新規(guī)范通過運行時重校準(zhǔn)、擴展邊帶傳輸?shù)燃夹g(shù)創(chuàng)新，旨在提升多芯片系統(tǒng)封裝設(shè)計的能效與靈活性。

性能突破：

• 支持 48 GT/s 與 64 GT/s 數(shù)據(jù)傳輸速率
• 通過映射協(xié)議實現(xiàn)連續(xù)傳輸（Raw Mode），確保 SoC 與 DSP 小芯片間無中斷數(shù)據(jù)流

能效優(yōu)化：

• 運行時重校準(zhǔn)技術(shù)：復(fù)用初始化狀態(tài)實現(xiàn)操作中鏈路調(diào)節(jié)，降低動態(tài)功耗
• 快速節(jié)流與緊急關(guān)斷機制：通過漏極開路接口（open-drain I/O）發(fā)送系統(tǒng)級即時通知

系統(tǒng)管理增強：

• 邊帶信道延伸至 100 毫米，支持更靈活 SiP 拓?fù)?/li>
• 優(yōu)先級邊帶數(shù)據(jù)包：為時間敏感型系統(tǒng)事件提供確定性低延遲信令
• 預(yù)載固件標(biāo)準(zhǔn)化：通過管理傳輸協(xié)議（MTP）加速初始化流程

兼容性保障：

• 完全后向兼容所有舊版 UCIe 規(guī)范
• 可選管理功能模塊化設(shè)計，避免芯片資源浪費

2024年8月，UCIe聯(lián)盟宣布發(fā)布2.0規(guī)范。UCIe 2.0 規(guī)范增加了對標(biāo)準(zhǔn)化系統(tǒng)架構(gòu)的支持，以實現(xiàn)可管理性，并全面解決了跨多個chiplets的 SIP 生命周期（從分類到現(xiàn)場管理）的可測試性、可管理性和調(diào)試 (DFx) 設(shè)計挑戰(zhàn)�？蛇x的可管理性功能和 UCIe DFx Architecture (UDA) 的引入，包括每個芯片內(nèi)的管理結(jié)構(gòu)，用于測試、遙測和調(diào)試功能，允許通過靈活統(tǒng)一的 SIP 管理和 DFx 操作方法實現(xiàn)與供應(yīng)商無關(guān)的芯片互操作性。

此外，2.0 規(guī)范支持 3D 封裝，與 2D 和 2.5D 架構(gòu)相比，可提供更高的帶寬密度和更高的功率效率。UCIe-3D 針對混合鍵合進(jìn)行了優(yōu)化，凸塊間距可適用于大至 10-25 微米、小至 1 微米或更小的凸塊間距，從而提供靈活性和可擴展性。

另一個功能是針對互操作性和合規(guī)性測試優(yōu)化的封裝設(shè)計。合規(guī)性測試的目標(biāo)是根據(jù)已知良好的參考 UCIe 實現(xiàn)來Device Under Test (DUT) 的主頻帶支持功能。UCIe 2.0 為物理、適配器和協(xié)議合規(guī)性測試建立了初始框架。

UCIe 2.0 規(guī)范的亮點：

• 全面支持具有多個chiplets的任何系統(tǒng)級封裝 (SiP) 結(jié)構(gòu)的可管理性、調(diào)試和測試。
• 支持3D封裝，顯著提升帶寬密度和功率效率。
• 改進(jìn)的系統(tǒng)級解決方案，其可管理性被定義為chiplet堆棧的一部分。
• 針對互操作性和合規(guī)性測試優(yōu)化的封裝設(shè)計。
• 完全向后兼容 UCIe 1.1 和 UCIe 1.0。

UCIe 聯(lián)盟總裁兼三星電子公司副總裁 Cheolmin Park 表示：“UCIe 聯(lián)盟支持多種芯片，以滿足快速變化的半導(dǎo)體行業(yè)的需求。UCIe 2.0 規(guī)范在之前的版本基礎(chǔ)上開發(fā)了全面的解決方案堆棧，并鼓勵芯片解決方案之間的互操作性。這又是聯(lián)盟致力于蓬勃發(fā)展的開放芯片生態(tài)系統(tǒng)的又一例證�！�

UCIe 1.0及1.1規(guī)范

UCIe 1.0 是一個“起點”標(biāo)準(zhǔn)，定義了芯片到芯片之間的I/O物理層、協(xié)議和軟件堆棧等關(guān)鍵方面。UCIe 1.0利用了PCIe和CXL兩種高速互連標(biāo)準(zhǔn)，為Chiplet之間的互連提供了標(biāo)準(zhǔn)化的解決方案。UCIe 1.0協(xié)議主要適用于標(biāo)準(zhǔn)封裝（2D）和先進(jìn)封裝（2.5D），而不支持3D封裝。

UCIe 1.1是UCIe 1.0的升級版，它在保持與UCIe 1.0向后兼容的同時，引入了一系列有價值的改進(jìn)和增強功能。這些改進(jìn)主要包括：

• 擴展可靠性機制：UCIe 1.1將可靠性機制擴展到更多協(xié)議，并支持更廣泛的使用模型。
• 針對汽車應(yīng)用的增強功能：鑒于汽車行業(yè)對采用UCIe技術(shù)的小芯片的巨大市場需求，UCIe 1.1中包括了針對汽車應(yīng)用的其他增強功能，如故障分析和運行狀況監(jiān)控，并支持低成本封裝實現(xiàn)。
• 新用途和成本優(yōu)化：UCIe 1.1規(guī)范還探索了具有完整UCIe協(xié)議棧的流媒體協(xié)議的新用途，包括同時支持多協(xié)議和端到端鏈路層功能。此外，通過新的凸點圖優(yōu)化，高級封裝的成本得到了有效降低。
• 增強合規(guī)性測試：UCIe 1.1規(guī)范詳細(xì)說明了體系結(jié)構(gòu)規(guī)范屬性，以定義將在測試計劃和遵從性測試中使用的系統(tǒng)設(shè)置和寄存器，從而確保了設(shè)備互操作性。
• 2025江蘇鹽城東臺-800G高速銅纜供應(yīng)鏈行業(yè)技術(shù)研討會預(yù)告

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