日本印刷株式會社（DNP）近日宣布，成功開發(fā)出電路線寬為10納米的NIL納米壓印技術(shù)，可用于相當于1.4納米等級的邏輯半導體電路圖形化。公司表示，該產(chǎn)品針對智能手機、數(shù)據(jù)中心、NAND Flash等應用場景中先進邏輯芯片的微型化需求，目前已啟動客戶評估工作，計劃于2027年開始量產(chǎn)。 DNP同時提出，力爭在2030財年將納米壓印相關(guān)業(yè)務的營收提升40億日元（約1.8億元人民幣）。

DNP 指出，隨著終端設(shè)備性能持續(xù)提升，市場對更先進制程邏輯半導體的需求不斷擴大，推動采用極紫外（EUV）曝光生產(chǎn)技術(shù)的演進。 但EUV在生產(chǎn)線建設(shè)和曝光過程中需要龐大金額的投資，并且有高耗能與環(huán)境負荷的問題。 因此，自2003年起，DNP開始持續(xù)研發(fā)納米壓印技術(shù)，通過將電路圖形直接壓印到基板材料上，為制造商在部分制程技術(shù)環(huán)節(jié)上降低曝光能耗、優(yōu)化成本結(jié)構(gòu)提供了新的技術(shù)路徑。

此次推出的10納米線寬NIL納米壓印技術(shù)，可在部分圖形化環(huán)節(jié)上替代EUV光刻，為尚未導入EUV光刻設(shè)備生產(chǎn)線的半導體制造商提供先進邏輯工藝的另一個選項。 DNP表示，通過向客戶供應納米壓印技術(shù)，有望在保持圖形精度和線寬控制的前提下，擴大先進制程圖形化的制程選擇空間，協(xié)助客戶在制造成本和環(huán)境負荷之間取得平衡。公司認為，隨著邏輯組件持續(xù)向更精細線寬演進，奈米壓印制程在部分節(jié)點可能具備一定經(jīng)濟性優(yōu)勢。

納米印刻光刻工藝流程

而在具體工藝技術(shù)上，DNP導入自對準雙重成像（SADP）技術(shù)，對曝光形成的圖形進行薄膜沉積和蝕刻，使圖形密度達成翻倍，在此基礎(chǔ)上完成10納米線寬的納米壓印技術(shù)。 公司稱，本次研發(fā)不僅利用了其在光罩制造領(lǐng)域長期積累的高精度圖形化能力，還結(jié)合了晶圓制造制程技術(shù)，進一步在產(chǎn)品精度、穩(wěn)定性與可量產(chǎn)性方面滿足先進邏輯半導體的要求。 根據(jù)公司推測，采用納米壓印的超精細半導體制程技術(shù)，可將曝光環(huán)節(jié)的能源消耗降至當前主流制程的大約1/10。

在產(chǎn)業(yè)化推進方面，DNP已與半導體制造商開展溝通，并啟動新型NIL納米壓印技術(shù)的評估工作。 公司計劃在完成客戶驗證、建立量產(chǎn)工藝和供應體系后，于2027年開啟量產(chǎn)供貨，以應對邏輯半導體微縮帶來的市場需求。 DNP表示，將持續(xù)推動納米壓印技術(shù)升級和產(chǎn)能擴充，以匹配未來市場放量節(jié)奏，將相關(guān)業(yè)務培育為公司半導體板塊的重要增長關(guān)鍵點。

此外，DNP還計劃在2025年12月17日至19日于東京國際展覽中心舉辦的SEMICON Japan 2025上，展出這款10納米線寬NIL納米壓印技術(shù)。 公司認為，通過在專業(yè)展會集中展示產(chǎn)品與技術(shù)路線，可加深與全球半導體制造企業(yè)及設(shè)備廠商的交流，推動納米壓印技術(shù)在先進邏輯制程中的應用發(fā)展。 后續(xù)該技術(shù)在量產(chǎn)良率、生產(chǎn)節(jié)拍以及與既有制程技術(shù)整合方面的表現(xiàn)，將成為市場持續(xù)關(guān)注的重點。

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