本文將詳細(xì)介紹數(shù)字標(biāo)準(zhǔn)單元庫的工藝設(shè)計(jì)套件（PDK）生成步驟。

晶圓代工廠會為其各工藝節(jié)點(diǎn)發(fā)布一套名為工藝設(shè)計(jì)套件（PDK）的文件集，一套完整的PDK包含以下內(nèi)容：

?后端工藝（BEOL）互連寄生參數(shù)數(shù)據(jù)

?靜態(tài)隨機(jī)存取存儲器（SRAM）及邏輯標(biāo)準(zhǔn)單元的特征化數(shù)據(jù)

?后端工藝層與標(biāo)準(zhǔn)單元層的設(shè)計(jì)規(guī)則

PDK是寄存器傳輸級（RTL）設(shè)計(jì)仿真、功耗-性能-面積（PPA）指標(biāo)評估，以及可制造版圖繪制的核心模型支撐。本文聚焦于邏輯門標(biāo)準(zhǔn)單元的PDK生成工作，需說明的是，SRAM的特征化與存儲器編譯器的開發(fā)不在本文探討范圍內(nèi)。

后端工藝（BEOL）堆疊結(jié)構(gòu)定義

PDK生成的第一步是定義后端工藝堆疊結(jié)構(gòu)，具體包括金屬層與過孔層的層數(shù)、導(dǎo)體和介質(zhì)材料的選型，以及適配該工藝節(jié)點(diǎn)的金屬、過孔幾何尺寸。

后端工藝堆疊結(jié)構(gòu)確定后，需對各層的電學(xué)特性進(jìn)行仿真，并將仿真結(jié)果錄入后端工藝寄生參數(shù)文件。新思科技的EDA工具采用互連技術(shù)格式（ITF），描述過孔電阻及針對不同金屬寬度、全系列金屬層仿真得到的電阻率表。

光刻工藝的限制條件與套刻精度，決定了以下設(shè)計(jì)規(guī)則：

?金屬最小長度

?同層或相鄰層中金屬/過孔的最小間距

?金屬線端間距

?過孔尺寸

?過孔包圍尺寸

這些設(shè)計(jì)規(guī)則會被記錄在工藝文件（.tf）或版圖交換格式文件（LEF，.lef）中。

以開源的ASAP7 PDK為例，表1列出了該套件中前端、中段、后端工藝（FEOL、MOL、BEOL）各層的設(shè)計(jì)規(guī)則參數(shù)。

晶體管設(shè)計(jì)與建模

PDK開發(fā)的下一個關(guān)鍵步驟，是為目標(biāo)工藝節(jié)點(diǎn)設(shè)計(jì)并開發(fā)N溝道和P溝道場效應(yīng)晶體管（FET）的器件模型，這類模型是標(biāo)準(zhǔn)單元庫的構(gòu)建基礎(chǔ)（見圖1）。

圖1 PDK生成流程

工程師會借助工藝計(jì)算機(jī)輔助設(shè)計(jì)（TCAD）等軟件工具對晶體管進(jìn)行仿真，通過轉(zhuǎn)移特性、輸出特性和電容特性捕捉晶體管的直流與交流電學(xué)行為，而伯克利短溝道絕緣柵場效應(yīng)管（BSIM）系列器件模型是實(shí)現(xiàn)這一目標(biāo)的常用選擇。

隨著半導(dǎo)體工藝節(jié)點(diǎn)不斷微縮，晶體管的結(jié)構(gòu)也發(fā)生了重大變革。在英特爾于22納米工藝節(jié)點(diǎn)推出首款三維三柵極晶體管（鰭式場效應(yīng)管，F(xiàn)inFET）之前，平面晶體管架構(gòu)一直占據(jù)晶圓代工領(lǐng)域的主流。數(shù)年后，三星推出全環(huán)繞柵場效應(yīng)管（GAAFET）架構(gòu)，再次改寫了晶體管技術(shù)的發(fā)展軌跡。

在22納米及以下工藝節(jié)點(diǎn)，鰭式場效應(yīng)管、全環(huán)繞柵場效應(yīng)管等多柵極器件需采用BSIM-CMG模型模板。每個器件模型都包含一組SPICE參數(shù)，其數(shù)值通過對器件特性曲線進(jìn)行擬合提取得到。晶圓代工廠會運(yùn)用功函數(shù)工程技術(shù)，為N型和P型金屬氧化物半導(dǎo)體（NMOS、PMOS）晶體管設(shè)計(jì)多種閾值電壓（Vt）方案。

單元庫開發(fā)

PDK生成的最后一步是開發(fā)標(biāo)準(zhǔn)單元庫，需為庫中計(jì)劃納入的每個單元繪制對應(yīng)的電學(xué)原理圖。圖2為一款標(biāo)準(zhǔn)單元的版圖示例。

圖2 aoi31_x2單元版圖

標(biāo)準(zhǔn)單元的版圖采用緊湊式繪制方式，單元內(nèi)部的布線均限定于后端工藝的低層金屬（通常為金屬1至金屬3）及中段工藝（MOL）互連層。繪制單元版圖時，需先依據(jù)原理圖擺放各類晶體管，再完成線網(wǎng)的布線工作；同時，必須結(jié)合工藝流程、光刻工藝限制和設(shè)計(jì)規(guī)則進(jìn)行細(xì)致考量，這一點(diǎn)至關(guān)重要。

版圖繪制完成后，需通過版圖與原理圖一致性（LVS）檢查：首先通過版圖網(wǎng)表提取識別出器件、接觸孔和金屬線，再由LVS工具將提取的網(wǎng)表與原原理圖進(jìn)行比對。此外，在設(shè)計(jì)規(guī)則檢查（DRC）環(huán)節(jié)，還會驗(yàn)證版圖是否存在違反設(shè)計(jì)規(guī)則的情況，確保其具備可制造性。

并非版圖中的所有信息都適用于布局布線仿真，器件的精細(xì)結(jié)構(gòu)和內(nèi)部接觸孔的圖形信息通常無需調(diào)用，而是將版圖的抽象信息提取至LEF文件中，為布局布線仿真提供支撐。LEF文件包含單元邊界、引腳、可用于布線的各金屬層上的單元內(nèi)部互連線，以及指導(dǎo)單元布局所需的層信息。

除LEF文件外，布局布線EDA工具還需要單元庫中各單元的功耗模型和時序模型，這類模型通過兩步流程生成：先提取單元寄生參數(shù)，再對標(biāo)準(zhǔn)單元進(jìn)行特征化。

單元寄生參數(shù)提取會捕捉中段工藝和后端工藝低層的寄生信息，并將其轉(zhuǎn)化為電阻-電容（RC）SPICE網(wǎng)表；標(biāo)準(zhǔn)單元特征化則基于這些單元網(wǎng)表和器件緊湊模型，針對不同的輸入轉(zhuǎn)換時間和輸出負(fù)載，計(jì)算出單元的傳播延遲、轉(zhuǎn)換時間和內(nèi)部能耗。

上述所有信息最終會存儲在Liberty文件（.lib）中，這些模型能助力EDA工具在模塊布局布線仿真階段評估設(shè)計(jì)的性能表現(xiàn)。

總結(jié)

寄存器傳輸級仿真是數(shù)字集成電路設(shè)計(jì)的基礎(chǔ)，而這類仿真的準(zhǔn)確性依賴于高精度的PDK。本文闡述了數(shù)字標(biāo)準(zhǔn)單元庫PDK生成的核心要點(diǎn)，核心結(jié)論如下：

?PDK生成是一個多階段流程，從定義后端工藝金屬堆疊結(jié)構(gòu)開始，依次完成前端工藝器件建模、單元級版圖繪制與驗(yàn)證，最終生成布局布線工具所需的各類配套文件。

?工藝文件（.tf）承載了繪制完整、可制造的設(shè)計(jì)版圖所需的全部設(shè)計(jì)規(guī)則。

?高精度的寄生參數(shù)建模和標(biāo)準(zhǔn)單元特征化，是生成可靠的時序與功耗模型、開展真實(shí)的時序/功耗分析的關(guān)鍵。

標(biāo)準(zhǔn)單元版圖采用緊湊式設(shè)計(jì)，單元內(nèi)部布線限定于中段工藝和后端工藝低層金屬；而模塊設(shè)計(jì)階段的單元間布線，會用到后端工藝的全層堆疊結(jié)構(gòu)。

原文

https://www.allaboutcircuits.com/technical-articles/understanding-the-pdk-generation-process

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