器件工藝協(xié)同優(yōu)化（DTCO）流程需要生成海量版圖。本文將介紹幾種借助自動(dòng)化手段，加速這一耗時(shí)流程的實(shí)現(xiàn)方法。

隨著工藝節(jié)點(diǎn)持續(xù)微縮，簡(jiǎn)單的環(huán)形振蕩器仿真已無法為器件、標(biāo)準(zhǔn)單元與后端互連（BEOL）架構(gòu)決策提供足夠指導(dǎo)。因此，晶圓代工廠正大力投入新工藝節(jié)點(diǎn)與工藝設(shè)計(jì)套件（PDK）的開發(fā)方法，器件工藝協(xié)同優(yōu)化（DTCO）也隨之興起。

DTCO 是一套覆蓋多階段的設(shè)計(jì)方法，從工藝假設(shè)、器件架構(gòu)到后端互連定義全流程貫穿；同時(shí)也用于制定光刻與工藝限制相關(guān)的設(shè)計(jì)規(guī)則，并在模塊級(jí) RTL 階段完成規(guī)則驗(yàn)證。在工藝定義早期引入 DTCO，可確保架構(gòu)決策能夠滿足模塊級(jí)的功耗、性能與面積（PPA）目標(biāo)。

版圖創(chuàng)建：DTCO 中的核心挑戰(zhàn)

DTCO 流程始于工藝假設(shè)、器件架構(gòu)與互連規(guī)則定義（包括材料與幾何結(jié)構(gòu)）；隨后對(duì)器件進(jìn)行仿真，并從器件電流與電容特性中提取 BSIM-CMG 緊湊模型；最終基于約束條件完成標(biāo)準(zhǔn)單元庫的搭建。

單元版圖工作包括晶體管的布局與布線、電源地連接布線，以及信號(hào)輸入輸出引腳定位。通過版圖與原理圖一致性檢查（LVS）工具比對(duì)版圖與原理圖，驗(yàn)證邏輯正確性；通過設(shè)計(jì)規(guī)則檢查（DRC）確保版圖滿足所有設(shè)計(jì)規(guī)則。

當(dāng)通過 LVS 與 DRC 的版圖完成后，需要提取單元互連的電阻電容（RC）參數(shù) —— 這些參數(shù)基于材料與幾何假設(shè)建模得到。最終，將 RC 網(wǎng)表與器件模型結(jié)合，用于單元特性表征，生成時(shí)序功耗模型的 liberty 文件，供模塊布局布線仿真使用。

一套單元庫包含數(shù)百個(gè)標(biāo)準(zhǔn)單元，若對(duì)每種架構(gòu)都手動(dòng)完成版圖，會(huì)帶來巨大的時(shí)間開銷，導(dǎo)致 DTCO 難以實(shí)現(xiàn)合理的迭代周期。為加快評(píng)估效率，需要采用自動(dòng)化版圖生成方案。本文將介紹三種加速版圖設(shè)計(jì)階段的方法：

• 層次化版圖設(shè)計(jì)：支持工程師復(fù)用基礎(chǔ)模塊，少量修改即可自動(dòng)同步到所有單元，大幅減少工作量。

• 文本式 GDS（GDT）：提供人類可讀格式，便于版圖解析、編輯與文本差異對(duì)比。

• Python gdspy：提供可編程方案，用于批量版圖處理，尤其適用于扁平化、非層次化的單元庫。

版圖工程師無需為每種單元架構(gòu)方案從頭繪制每個(gè)晶體管與互連線，而是可以構(gòu)建一套可復(fù)用的層次化模塊，并在標(biāo)準(zhǔn)單元中實(shí)例化調(diào)用。層次化模塊的任何修改，都會(huì)自動(dòng)同步到所有調(diào)用它的標(biāo)準(zhǔn)單元中，從而節(jié)省大量時(shí)間。只需微調(diào)少量單元，即可快速搭建面向不同架構(gòu)的版圖庫，版圖階段無需大量重復(fù)手動(dòng)工作。

文本式GDS：GDT 格式

圖 1. 適用于 GDS 的簡(jiǎn)單版圖示例

EDA 工具可輕松將此類版圖轉(zhuǎn)換為 GDSII 文件格式。開源工具GDS2GDT可進(jìn)一步將版圖從 GDSII 格式轉(zhuǎn)為 GDT 文本格式。上述版圖對(duì)應(yīng)的 GDT 格式如圖 2 所示。

圖 2. 圖 1 對(duì)應(yīng)的 GDT 格式

GDS 的文本可讀格式使用更加便捷：可直接通過編輯多邊形、路徑與模塊實(shí)例的坐標(biāo)，輕松解析與修改版圖；同時(shí)，對(duì)比兩份版圖時(shí)，只需進(jìn)行簡(jiǎn)單的文本差異比對(duì)即可。

基于gdspy 的 GDS 版圖操作

另一種從現(xiàn)有庫自動(dòng)生成單元庫的方式，是使用gdspyPython 庫。這是一款開源庫，支持通過腳本生成與 / 或修改版圖。如前文所述，它在扁平化、非層次化版圖庫中尤為實(shí)用。

為便于說明，我們以開源 ASAP7 單元庫中的部分代碼為例。表 1 代碼展示了如何遍歷單元并修改單元高度。

7.5 條 M1 走線的單元高度為 270 nm。若要將單元高度提升至 300 nm，所有圖形需在 Y 方向按 10/9 倍縮放。

若對(duì)柵距進(jìn)行縮放，部分層的寬度保持不變，其他層則按統(tǒng)一比例縮放。表 2 示例腳本將 ASAP 7.5 軌單元庫的柵距從 54 nm 拉伸至 56 nm。

表 2. 柵極縮放代碼片段

柵極、M1 金屬、V1 通孔、LISD 等特定層的圖形僅做平移，保持寬度不變；N 阱、P 阱、鰭片區(qū)、有源區(qū)等其他層，則按 56/54 比例縮放。圖 3 展示了反相器單元的垂直與水平縮放效果。

圖 3. 原始反相器版圖（左）、垂直縮放后單元（中）、水平縮放后單元（右）

總結(jié)

對(duì)于極致微縮的先進(jìn)工藝節(jié)點(diǎn)，快速的 DTCO 迭代至關(guān)重要。版圖生成環(huán)節(jié)通常是流程瓶頸，因此自動(dòng)化是關(guān)鍵。本文梳理了三種加速版圖設(shè)計(jì)流程的方案。

值得一提的是，版圖修改自動(dòng)化還有其他實(shí)用方法（本文暫不展開），例如 Cadence Virtuoso 中的 SKILL 腳本、KLayout 中的 Python API 等。

原文

https://www.allaboutcircuits.com/technical-articles/three-ways-to-accelerate-cell-layout-in-dtco

西門子EDA直播報(bào)名(3月11日）