隨著英特爾新一代基于Intel 18A制程的處理器Panther Lake的推出，近期更多關(guān)于芯片制造層面的技術(shù)細(xì)節(jié)，包括金屬層配置、GAA pitch 參數(shù)，以及背面供電（PowerVia）在不同電路區(qū)塊的實(shí)施方式被曝光。

曝光的資料顯示，Panther Lake 芯片面積約110mm2，邏輯與SRAM 均使用HP（High Performance）cells，未采用HD cells。邏輯單元標(biāo)示為G50H180，SRAM 密度為0.023，與英特爾先前對外披露的數(shù)據(jù)相符。

M0 金屬層最小間距為36nm；盡管18A 規(guī)格曾提及可支持32nm M0，但該數(shù)值對應(yīng)HD cells（H160）。在18A 架構(gòu)中，HD 與HP 皆維持5 tracks 設(shè)計(jì)，但HD 為32nm pitch，HP 則為36nm。

在晶體管結(jié)構(gòu)方面，邏輯區(qū)最小GAA pitch 為76nm，而SRAM PP line pitch 為52nm。金屬層配置上，前側(cè)（front side）共有15 層金屬層，背側(cè)（back side）則有6 層金屬層，其中BM5 層功能接近重布線層（RDL）。

SRAM 未采PowerVia，與結(jié)構(gòu)間距有關(guān)

值得注意的是，雖然18A 導(dǎo)入PowerVia 背面供電技術(shù)，但SRAM 區(qū)塊并未采用該架構(gòu)。

按照英特爾此前的技術(shù)說明，18A 的PowerVia 需在GAA 結(jié)構(gòu)之間保留特定間距，以將背面電源直接連接至前側(cè)接觸層并供電至source 端。由于SRAM 單元pitch 較為緊密，導(dǎo)入背面供電將牽動cell 尺寸設(shè)計(jì)，因此未在該芯片上實(shí)施。

市場觀察指出，若在SRAM 單元中插入PowerVia，可能需將整體cell 高度增加約1.1 倍，以滿足結(jié)構(gòu)間距需求。因此在18A制程并未全面推進(jìn)。

根據(jù)目前規(guī)劃，英特爾下一代14A 制程將改采BSCON 架構(gòu)，從背面直接連接至source 端，降低對GAA 結(jié)構(gòu)間距的限制。業(yè)界預(yù)期，在新架構(gòu)下，SRAM 區(qū)塊將可能支持背面供電。

在金屬材料方面，18A 的MEOL contact vias 以及BEOL V0/V1 使用鎢（W），并未采用先前市場傳聞中的鉬（Mo）。不過英特爾已規(guī)劃于14A 世代引入Mo。至于M0 金屬層，目前仍采銅（Cu），且14A 亦將延續(xù)銅材料。

編輯：芯智訊-林子