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臺積電的 COUPE 應(yīng)被理解為用于光 AI 互連的代工封裝平臺，而非獨立的商用交換機產(chǎn)品。這種定位至關(guān)重要，因為它將 COUPE 置于 AI 基礎(chǔ)設(shè)施目前面臨的最嚴峻挑戰(zhàn)的關(guān)鍵點：帶寬密度、互連功耗、延遲、封裝復(fù)雜性和可維護的光集成。

公開信息顯示，COUPE 已超越純粹的概念階段。臺積電已將其與從可插拔器件到基于 CoWoS 的共封裝光器件的正式認證路徑掛鉤；英偉達已明確圍繞基于 COUPE 的光引擎構(gòu)建旗艦級光子交換機；博通也公開表示其 Tomahawk 6 Davisson 平臺同樣采用了基于 COUPE 的光引擎。

細看臺積電這個憑條，其戰(zhàn)略意義在于，AI 堆棧的價值正從尖端邏輯和 HBM 擴展到硅光子學(xué)、先進封裝、激光器、光纖連接、光組裝、OSAT 執(zhí)行、多物理場 EDA 和系統(tǒng)級測試。

有見及此，未來的關(guān)鍵的爭論點已不再是光學(xué)技術(shù)是否會進入人工智能網(wǎng)絡(luò)領(lǐng)域，而是臺積電能否以足夠快的速度和足夠大的規(guī)模實現(xiàn) COUPE 的產(chǎn)業(yè)化，從而在集成激光器、光芯片或風(fēng)險更低的橋接架構(gòu)占據(jù)過多市場份額之前，成為光人工智能互連的默認制造標(biāo)準。

臺積電的 COUPE 平臺與其說是一個品牌化的成品交換機 SKU，不如說是一個硅光子集成平臺和技術(shù)服務(wù)。它通過臺積電的 SoIC-X 3D 堆疊工藝，將光子集成電路與電控芯片集成在一起，首先針對小型可插拔器件進行認證，然后針對基于 CoWoS 的共封裝光器件進行認證。該平臺旨在將光鏈路從電路板邊緣引入封裝內(nèi)部。臺積電已公開表示，該平臺可實現(xiàn) 5 到 10 倍的更高能效、10 到 20 倍更低的延遲、200 Gbps 的光調(diào)制速率，以及工程樣品 99% 以上的 3D 堆疊良率。

COUPE架構(gòu)的戰(zhàn)略重要性遠超公眾對其名稱的關(guān)注。它恰好處于人工智能基礎(chǔ)設(shè)施目前最顯著的突破點：互連功耗、帶寬密度、延遲和封裝復(fù)雜性。公開證據(jù)表明，NVIDIA和博通并非僅僅停留在理論探討階段，他們已經(jīng)將基于COUPE的光學(xué)引擎應(yīng)用于旗艦級光子產(chǎn)品中。這使得COUPE不再僅僅是代工廠的研發(fā)項目，而是一個平臺，其對網(wǎng)絡(luò)芯片、先進封裝、激光器、光纖連接、測試、OSAT執(zhí)行以及人工智能集群架構(gòu)等各個環(huán)節(jié)的資本配置都產(chǎn)生了深遠影響。

COUPE 究竟是什么？

在平臺層面，COUPE 代表緊湊型通用光子引擎（Compact Universal Photonic Engine）?！癠niversal ”一詞并非虛言。臺積電在 2021 年的研究中引入了 COUPE，將其作為一種通用光子引擎結(jié)構(gòu)，旨在將目前分散的單片、2D、2.5 D和3D光子集成方案整合到一個可制造的架構(gòu)中。其設(shè)計目標(biāo)并非僅僅是光傳輸，而是要實現(xiàn)一種能夠同時支持光柵耦合器和邊緣耦合器兩種方案的光傳輸，最大限度地降低電光耦合損耗，避免使用機械結(jié)構(gòu)脆弱的諧振腔，并能與主機 ASIC 無縫集成到共封裝中。

臺積電后續(xù)披露的信息顯示，COUPE從最初的研究概念發(fā)展成為面向客戶的技術(shù)服務(wù)，并融入到更廣泛的3DFabric和先進封裝技術(shù)體系中。2024年，臺積電將COUPE描述為應(yīng)對人工智能驅(qū)動的數(shù)據(jù)傳輸爆炸式增長的舉措，并將TSMC-COUPE定位為一項技術(shù)服務(wù)，該服務(wù)利用臺積電的SoIC芯片堆疊技術(shù)，將硅光子芯片和電控芯片集成到高速數(shù)據(jù)傳輸產(chǎn)品中。這種表述方式對投資者而言恰到好處。COUPE并非單一的固定光模塊，而是一個可重復(fù)使用的集成層，可以作為光子引擎、可插拔實現(xiàn)方案或與大型網(wǎng)絡(luò)邏輯芯片共封裝的光模塊出現(xiàn)。

關(guān)鍵的區(qū)別在于，兩條成熟曲線同時存在。底層65納米硅光子晶圓工藝已投入量產(chǎn)。而全堆疊式COUPE引擎，尤其是其與AI交換機周圍共封裝光學(xué)器件以及最終更多計算相關(guān)位置的集成，則處于商業(yè)化進程的后期階段。正因如此，臺積電才能同時宣稱：硅光子基礎(chǔ)工藝已實現(xiàn)量產(chǎn)；COUPE將于2025年完成可插拔器件的認證；2026年完成基于CoWoS的CPO認證；而測試芯片直到2024年才達到目標(biāo)數(shù)據(jù)速率。工藝平臺的成熟早于完整的光電熱封裝系統(tǒng)。

最清晰的編輯改進方案是將研究、公司披露和客戶產(chǎn)品層面的已證實信息區(qū)分開來。這種證據(jù)層級結(jié)構(gòu)可以防止投資者將設(shè)備層面的可行性、平臺準備情況和多客戶規(guī)模成熟度混為一談，得出未經(jīng)證實的結(jié)論。

COUPE 的工作原理及其獨特之處

從功能上看，COUPE 旨在解決目前所有 AI 互連路線圖都面臨的相同擴展性問題。銅纜在短距離內(nèi)仍能提供極高的帶寬，但隨著互連結(jié)構(gòu)的擴展，功耗、延遲、前面板密度、信號調(diào)理和走線長度管理等方面的開銷都會急劇增加。硅光子技術(shù)改變了這種擴展規(guī)律，它通過波分復(fù)用技術(shù)在光纖上傳輸多個波長，而不是像傳統(tǒng)方法那樣不斷增加電線走線和重定時器或 DSP 開銷。臺積電的公開信息強調(diào)了這種多維度的光學(xué)擴展，而英偉達的光子技術(shù)披露則強調(diào)了封裝級的成果：將電路板級數(shù)英寸的信號路徑壓縮到封裝級數(shù)毫米，并顯著減少了外部 DSP 的負擔(dān)。

在器件層面，COUPE 通過 SoIC-X 芯片堆疊和銅或混合鍵合技術(shù)，將電芯片直接放置在光子芯片之上。光子芯片承載波導(dǎo)、調(diào)制器、探測器、耦合器和其他光學(xué)結(jié)構(gòu)。電芯片提供高速接口、控制邏輯以及與光子層之間盡可能短的電氣連接。臺積電的研究重點在于最大限度地降低電光耦合損耗。其后續(xù)研討會披露的信息表明，與傳統(tǒng)方法相比，這種堆疊結(jié)構(gòu)能夠提供更低的芯片間阻抗和更高的能效。更廣泛的技術(shù)方向體現(xiàn)在臺積電的 EPIC-BOE 項目中，該項目致力于開發(fā)低損耗 SiN 波導(dǎo)、垂直耦合器、偏振管理結(jié)構(gòu)以及高密度光纖陣列集成。

專利和下游實現(xiàn)細節(jié)使可能的量產(chǎn)方案更加具體。公開文件和英偉達后續(xù)的技術(shù)披露表明，該結(jié)構(gòu)可能包含PIC芯片、EIC芯片、芯片周圍的介電矩陣、堆疊結(jié)構(gòu)上方的支撐基板、穿過該支撐基板的垂直光束路徑、用于聚光的微透鏡、光柵耦合器上方的反射器（用于提高耦合效率）以及垂直或水平耦合方式。英偉達2025年的產(chǎn)品披露進一步展示了該架構(gòu)的實際應(yīng)用：每個波長200 Gbps PAM4、晶圓級微透鏡集成以降低對準靈敏度、可拆卸光連接器以及為基于COUPE的光引擎提供光源的外部激光源模塊。并非所有專利實施例都應(yīng)被視為精確的量產(chǎn)物料清單，但臺積電的研究、專利和客戶產(chǎn)品披露都表明了高度一致的發(fā)展方向。

調(diào)制器的選擇具有重要的戰(zhàn)略意義。來自臺灣半導(dǎo)體展（SEMICON Taiwan）的報道指出，微環(huán)調(diào)制器和馬赫-曾德爾調(diào)制器都是可行的選擇，其中微環(huán)調(diào)制器因其高密度而更受青睞，而馬赫-曾德爾調(diào)制器則更適用于功耗更高、速度更快的應(yīng)用場景。NVIDIA 的披露信息強烈表明，其早期基于 COUPE 的引擎傾向于采用微環(huán)調(diào)制，每波長傳輸速率可達 200 Gbps，并且與臺積電的合作重點在于解決生產(chǎn)規(guī)模的重復(fù)性和熱敏感性限制，這些限制歷來制約著微環(huán)調(diào)制器的擴展。NVIDIA 選擇將激光器集成到可現(xiàn)場更換的外部激光源模塊中，這是一種互補的架構(gòu)決策。它將激光器的熱環(huán)境與光引擎隔離開來，降低了波長漂移的風(fēng)險，并提高了可維護性。

采用路徑：首先是可插拔設(shè)備，

其次是交換機 CPO

COUPE 的近期應(yīng)用場景比市場普遍認為的更為具體。臺積電明確表示，該平臺首先面向小型可插拔器件，然后是基于 CoWoS 的共封裝光器件，可將光鏈路直接集成到封裝中。在臺積電的年度報告中，COUPE 被定位為高速數(shù)據(jù)傳輸產(chǎn)品的技術(shù)服務(wù)，也是降低數(shù)據(jù)中心傳輸功耗計劃的一部分。因此，最早的商業(yè)應(yīng)用領(lǐng)域似乎是用于 AI 架構(gòu)的交換機側(cè)光器件，而不是商用 GPU 或 XPU 內(nèi)部的直接光 I/O。這一點至關(guān)重要，因為交換機側(cè)光器件 (CPO) 的風(fēng)險遠低于直接集成到計算封裝光子器件的風(fēng)險。

從長遠來看，其可應(yīng)用場景顯然更為廣泛。英特爾將光I/O定位為CPU和GPU集群連接、相干內(nèi)存擴展以及資源解耦的推動因素。Ayar則將光芯片視為將加速器集群轉(zhuǎn)化為更具可組合性的計算池的機制。臺積電自身的光引擎和數(shù)字光計算研究表明，光子學(xué)的應(yīng)用范圍遠不止于交換光器件。正確的解讀是，COUPE目前的作用集中于AI網(wǎng)絡(luò)，但其最終目標(biāo)將擴展到解耦計算、內(nèi)存池化，并最終實現(xiàn)更靠近計算組件的光I/O。

供應(yīng)鏈、生產(chǎn)流程和瓶頸

對于 COUPE 而言，供應(yīng)鏈并非僅僅是晶圓層面的問題。它始于光子設(shè)計套件、光電協(xié)同設(shè)計工具和多物理場驗證；貫穿 PIC 和 EIC 制造、SoIC 堆疊、耦合器和光纖陣列集成、光器件組裝和測試；最終到達交換機模塊組裝、機箱集成和超大規(guī)模部署。臺積電的相關(guān)報告明確指出，晶圓級測試、光纖陣列單元集成和高速光封裝組裝是規(guī)?；a(chǎn)面臨的最大瓶頸。這是一個重要的視角，因為它意味著最重要的制約因素分散在代工、封裝、光器件組裝和系統(tǒng)級集成等各個環(huán)節(jié)，而非集中在單個晶圓節(jié)點上。

一個高可靠性的制造流程如下：首先，在臺積電的硅光子平臺上制造光子集成電路（PIC）。其次，制造配套的電氣芯片，并通過晶圓級封裝（SOIC）技術(shù)將其直接堆疊在PIC上。第三，形成背面連接，使光引擎能夠向下連接到襯底或中介層。第四，通過耦合器、微透鏡或連接器結(jié)構(gòu)以及光纖連接完成光接口。第五，將完成的光引擎集成到主機交換機專用集成電路（ASIC）或其他大型邏輯芯片旁邊，然后從電氣、光學(xué)、熱學(xué)和現(xiàn)場可靠性等方面進行驗證。封裝的挑戰(zhàn)在于，光子器件的產(chǎn)業(yè)化必須遵循半導(dǎo)體級的規(guī)模控制標(biāo)準，同時還要滿足低損耗光學(xué)、熱穩(wěn)定性、污染控制、對準和現(xiàn)場服務(wù)等方面的要求。

商業(yè)驗證和競爭定位

NVIDIA 是 COUPE 商業(yè)化進程中最明確的推動者，因為它將 COUPE 從代工架構(gòu)的概念轉(zhuǎn)化為清晰可見的 AI 網(wǎng)絡(luò)產(chǎn)品路線圖。NVIDIA 的 Quantum-X Photonics 交換機架構(gòu)采用基于 COUPE 光引擎的光子組件，每個組件在 8 條 200 Gbps PAM4 發(fā)送通道和 8 條 200 Gbps PAM4 接收通道上提供 1.6 Tbps 的發(fā)送吞吐量和 1.6 Tbps 的接收吞吐量。NVIDIA 的 Spectrum-X Ethernet Photonics 封裝密度更高，在一個多芯片模塊中集成了 32 個硅光子引擎，每個引擎的吞吐量為 3.2 Tbps。NVIDIA 還闡明了其周邊系統(tǒng)架構(gòu)：可現(xiàn)場更換的外部激光源模塊、比傳統(tǒng)設(shè)計更少的激光器總數(shù)，以及旨在提高電源效率、可靠性、信號完整性和可維護性的封裝設(shè)計。

博通的重要性體現(xiàn)在另一方面。它表明 COUPE 技術(shù)并非局限于單一的垂直整合生態(tài)系統(tǒng)。博通已公開表示，其 Tomahawk 6 Davisson 交換機采用了基于臺積電 COUPE 的光引擎，而博通自身的產(chǎn)品路線圖也已指向未來幾代產(chǎn)品單通道 400 Gbps 的傳輸速度。這一點至關(guān)重要，因為它表明 COUPE 技術(shù)既可以應(yīng)用于英偉達更垂直整合的 AI 架構(gòu)模型，也可以應(yīng)用于博通更開放、以以太網(wǎng)為中心的部署模型。換句話說，COUPE 不僅僅是一項產(chǎn)品特性，它正在成為下游競爭對手可以共享的制造層。

因此，競爭格局必須分為平臺層面的替代方案和下游產(chǎn)品層面的競爭對手。在平臺層面，最直接的對標(biāo)是英特爾的硅光子學(xué)和光計算互連戰(zhàn)略，該戰(zhàn)略強調(diào)集成激光器、更垂直整合的芯片堆疊以及可插拔器件方面顯著的歷史出貨量。Ayar Labs 通過光芯片和可擴展架構(gòu)，在更接近計算的領(lǐng)域展開競爭。Marvell 則通過 LPO、板載光學(xué)器件以及未來光引擎路線圖，在相鄰的商業(yè)化領(lǐng)域占據(jù)一席之地，這些路線圖可能會延緩或阻礙 CPO 的全面普及。三星顯然是晶圓代工層面的挑戰(zhàn)者，但公開的時間線表明，它至少落后臺積電一個商業(yè)化周期。

路線圖和人工智能生態(tài)系統(tǒng)影響

官方公布的COUPE路線圖雖然相對狹窄，但具有重要的戰(zhàn)略意義，其可靠性較高。臺積電在2024年表示，COUPE將于2025年獲得小型可插拔器件的認證，并于2026年作為共封裝光器件集成到CoWoS封裝中。臺積電的連接材料資料還指出，65nm硅光子器件已實現(xiàn)量產(chǎn)，工程樣品已達到200Gbps的光調(diào)制速率和超過99%的3D堆疊良率，并且一旦數(shù)據(jù)速率超過50TB/s，共封裝光器件（CPO）將變得至關(guān)重要。臺積電的年度報告進一步強調(diào)，COUPE測試芯片在2024年達到了目標(biāo)數(shù)據(jù)速率，并且該平臺正按計劃推進高速數(shù)據(jù)傳輸產(chǎn)品的開發(fā)。由此可見，COUPE正從工藝準備階段邁向產(chǎn)品化階段。

更廣泛的人工智能影響在于，互連技術(shù)正從次要的系統(tǒng)細節(jié)躍升為首要瓶頸。訓(xùn)練和推理集群在規(guī)模日益龐大的互連架構(gòu)上傳輸激活值、梯度、專家路由流量、檢查點數(shù)據(jù)和內(nèi)存訪問流量時，需要付出越來越高的經(jīng)濟成本。NVIDIA 明確指出，光子技術(shù)是構(gòu)建大規(guī)模人工智能工廠的關(guān)鍵。Broadcom 則明確強調(diào) 200G 通道 CPO 對于更大規(guī)模的應(yīng)用以及降低鏈路不穩(wěn)定性（從而降低每個令牌的成本）的重要性。Intel、Ayar 和 Marvell 也圍繞帶寬、功耗、延遲和傳輸距離等問題提出了類似的觀點。COUPE 技術(shù)之所以重要，是因為它解決了封裝邊界處的瓶頸問題，而電氣損耗和 DSP 開銷在此處累積速度最快。

第二個影響是價值鏈遷移。人工智能技術(shù)棧中更多經(jīng)濟價值轉(zhuǎn)移到了先進封裝、硅光子學(xué)、激光器、光纖連接、光組件、OSAT 執(zhí)行和多物理場 EDA 等領(lǐng)域。COUPE 將臺積電的業(yè)務(wù)范圍從前沿邏輯和 HBM 封裝擴展到了光互連層本身。這創(chuàng)造了一種可能的情景：臺積電在光子 I/O 領(lǐng)域的地位，正如 CoWoS 在人工智能封裝領(lǐng)域的地位一樣——成為眾多客戶同時需要的關(guān)鍵平臺。這只是一種推斷，而非臺積電的既定目標(biāo)，但它直接源于公開的事實：COUPE 現(xiàn)在被定位為 3DFabric 內(nèi)部的一項技術(shù)服務(wù)；NVIDIA 和 Broadcom 已經(jīng)在旗艦光子產(chǎn)品中使用基于 COUPE 的引擎；設(shè)計生態(tài)系統(tǒng)也已公開構(gòu)建，外部客戶可以越來越多地基于該技術(shù)棧進行設(shè)計。

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（來源：編譯自atlaspeakresearch）

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個人觀點，半導(dǎo)體行業(yè)觀察轉(zhuǎn)載僅為了傳達一種不同的觀點，不代表半導(dǎo)體行業(yè)觀察對該觀點贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀察。

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