10nm 以下技術(shù)的核心改變 —— 設(shè)計(jì)與工藝必須 “綁定”

在傳統(tǒng)芯片設(shè)計(jì)里，“電路設(shè)計(jì)” 和 “工藝制造” 是相對(duì)獨(dú)立的，但到了 10nm 以下的 FinFET 技術(shù)，這個(gè)模式完全不適用了。為什么？因?yàn)楝F(xiàn)在要做 “多重曝光”“亞分辨率特征” 這些超精細(xì)結(jié)構(gòu)，代工廠必須提前想清楚設(shè)計(jì)方案，設(shè)計(jì)師也得懂工藝能實(shí)現(xiàn)什么 —— 這就是DTCO（設(shè)計(jì)技術(shù)協(xié)同優(yōu)化），簡(jiǎn)單說(shuō)就是 “設(shè)計(jì)和工藝要一起優(yōu)化”。

ASAP7 的 7nm PDK（工藝設(shè)計(jì)套件）作為例子，它是亞利桑那州立大學(xué)和 ARM 合作開發(fā)的：關(guān)鍵層用 EUV（極紫外光刻），非關(guān)鍵層用 193nm 光學(xué)多重曝光（比如鰭用 SAQP、柵極用 SADP），還規(guī)定了 0.7V 的標(biāo)準(zhǔn)供電電壓。這個(gè)例子告訴我們，10nm 以下技術(shù)的落地，必須先有這種 “設(shè)計(jì) - 工藝結(jié)合” 的工具和方案。

為什么必須用 FinFET？—— 平面晶體管 “撐不住” 了

在 10nm 以下，傳統(tǒng)的 “平面晶體管” 遇到了致命問(wèn)題：

1. 縮放失效

   以前遵循 Dennard 縮放（按比例縮小尺寸、電壓，性能提升還省電），但 28nm 之后，平面管的 “短溝道效應(yīng)” 越來(lái)越嚴(yán)重 —— 比如柵極控制不住溝道，導(dǎo)致閾值電壓（Vth）隨柵長(zhǎng)變小而 “滾降”，漏電流大增（比如 DIBL，漏源電壓變化會(huì)嚴(yán)重影響閾值電壓），根本沒法正常工作。

而FinFET（鰭式場(chǎng)效應(yīng)晶體管） 剛好解決了這些問(wèn)題：它把平面的溝道做成 “鰭狀”，柵極從 3 個(gè)面包裹溝道，相當(dāng)于 “抓得更緊”。帶來(lái)的好處很實(shí)在：

• 漏電流和短溝道效應(yīng)大幅降低（比如 DIBL 從平面管的 100+mV/V 降到 50mV/V 以下）；

• 亞閾值斜率（SS）接近理想的 60mV/dec，低壓下性能更好；

• 驅(qū)動(dòng)電流提升，而且 PMOS 和 NMOS 的驅(qū)動(dòng)電流比（P:N）接近 1:1，邏輯電路更平衡。簡(jiǎn)單說(shuō)，F(xiàn)inFET 是 10nm 以下技術(shù)能繼續(xù)縮放的 “救命稻草”。

光刻怎么實(shí)現(xiàn) 10nm 以下？——“過(guò)渡方案” 和 “終極方案” 并存

要做 10nm 以下的精細(xì)圖形，光刻是關(guān)鍵，目前有兩種核心方案：

1. 光學(xué)多重曝光：“老技術(shù)縫縫補(bǔ)補(bǔ)”

我們現(xiàn)在常用的光刻光源是 193nm 的 ArF 激光，按瑞利公式算，它的極限分辨率大概 36nm，根本做不了 10nm 以下。怎么辦？用 “多重曝光”—— 把一個(gè)圖形拆成多次曝光、多次刻蝕，比如：

• LELE（光刻 - 刻蝕 - 光刻 - 刻蝕）

  適合簡(jiǎn)單圖形，比如通孔；

• SADP/SAQP（自對(duì)準(zhǔn)雙重 / 四重曝光）

  先做 “芯軸”，再涂側(cè)墻，最后去掉芯軸，相當(dāng)于把間距縮小一半（比如鰭、柵極用這種方案）。這種方法能解決分辨率問(wèn)題，但步驟多、成本高，是 10nm 到 7nm 的 “過(guò)渡方案”。

EUV 的波長(zhǎng)只有 13.5nm，分辨率遠(yuǎn)高于 193nm，7nm 節(jié)點(diǎn)就能用，文檔里 ASAP7 的關(guān)鍵層就靠 EUV。但它有很多技術(shù)難點(diǎn)：

• 得用反射鏡（EUV 不能穿透玻璃），鏡面精度要求極高；

• 光源功率不夠、掩模容易污染、沒有合適的保護(hù)膜（ pellicle）。目前 EUV 是 10nm 以下的 “終極方案”，但還在逐步攻克技術(shù)難關(guān)。（ 2017年 ）

存儲(chǔ)設(shè)計(jì)：SRAM 的 “新麻煩” 與解決辦法

10nm 以下的存儲(chǔ)（主要是 SRAM 和寄存器文件），因?yàn)?FinFET 的特性，遇到了新問(wèn)題，核心是 “讀寫裕量不夠” 和 “變異性大”：

1. SRAM 的挑戰(zhàn)：FinFET 讓 P:N 接近 1:1

傳統(tǒng) SRAM 靠 “PMOS 弱、NMOS 強(qiáng)” 保證讀寫穩(wěn)定，但 FinFET 的 P:N 接近 1:1，導(dǎo)致寫裕量不足（寫不進(jìn)去）、讀裕量波動(dòng)（讀錯(cuò)）。怎么辦？

• 用 讀寫輔助技術(shù) ：比如降低列的 VDD（讓 PMOS 更弱）、把位線（BL）拉到負(fù)壓（增強(qiáng) NMOS 驅(qū)動(dòng)）；

• 靠 DTCO 優(yōu)化布局：比如優(yōu)化鰭的切割方式（122 型細(xì)胞比 112 型更易光刻，減少工藝偏差），避免 MOL 層的漏電風(fēng)險(xiǎn)。

FinFET 的閾值電壓（Vt）會(huì)因?yàn)?“鰭的粗糙度”“金屬柵極晶粒大小” 波動(dòng)，文檔里提到 7nm 下單個(gè)鰭的 Vt 偏差達(dá) 21mV，這會(huì)影響 SRAM 的穩(wěn)定性。所以設(shè)計(jì)時(shí)必須考慮這種波動(dòng)，比如通過(guò) DTCO 調(diào)整布局，減少變異性的影響。

3. 寄存器文件：基于 SRAM 做改進(jìn)

寄存器文件是 “快速存儲(chǔ)”，基于 SRAM 但多了 “只讀端口”。因?yàn)?FinFET 沒有長(zhǎng)溝道器件，需要加 “時(shí)序保持器”（比如自定時(shí)保持器），避免讀操作時(shí)的信號(hào)沖突，同時(shí)保證密度和速度。

物理設(shè)計(jì)：前段、中段工藝與 “不能忽略的寄生參數(shù)” 1. FEOL（前段工藝）：FinFET 的 “骨架”

FEOL 做的是 FinFET 的核心結(jié)構(gòu) —— 鰭（溝道）、柵極（高 K 金屬柵）、源漏區(qū)（S/D），源漏延伸區(qū)（LDD）還會(huì)影響有效柵長(zhǎng)（Leff），這些結(jié)構(gòu)的精度直接決定晶體管性能。

2. MOL（中段工藝）：“連接晶體管的橋梁”

以前沒有 MOL，現(xiàn)在 FinFET 需要 “局部互連”（比如 LIG 連柵極、LISD 連源漏）把晶體管和后段金屬連起來(lái)。MOL 的設(shè)計(jì)很關(guān)鍵，比如要避免不同金屬間的漏電（TDDB 風(fēng)險(xiǎn)），還要考慮對(duì)準(zhǔn)偏差。

3. 寄生參數(shù)：“仿真不能只看圖紙”

10nm 以下，寄生電阻（比如源漏區(qū)的硅化物電阻）和寄生電容（比如 MOL 層的電容）會(huì)嚴(yán)重影響性能 —— 只靠電路圖紙（schematic）仿真完全不準(zhǔn)，必須提取實(shí)際物理結(jié)構(gòu)的寄生參數(shù)來(lái)算。文檔里提到，源漏區(qū)因?yàn)殚g距窄（7nm 節(jié)點(diǎn)約 15nm），摻雜和硅化物生長(zhǎng)難，電阻會(huì)越來(lái)越大，設(shè)計(jì)時(shí)必須想辦法最大化接觸面積、減少電阻。

標(biāo)準(zhǔn)單元：“變小的庫(kù)” 與 “受限的設(shè)計(jì)”

標(biāo)準(zhǔn)單元是芯片的 “基本積木”（比如與非門、或非門），10nm 以下的 FinFET 標(biāo)準(zhǔn)單元有兩個(gè)核心特點(diǎn)：

1. 架構(gòu)靠 DTCO：尺寸要 “匹配”

FinFET 的鰭間距（27nm）和金屬間距（36nm）要匹配（叫 “齒輪比”），比如 ASAP7 的標(biāo)準(zhǔn)單元高度是 7.5 個(gè) M2 金屬間距，這樣才能保證布局緊湊。同時(shí)，因?yàn)?P:N 接近 1:1，傳統(tǒng)的 “與非門比或非門好” 的規(guī)律變了，甚至或非門可能更優(yōu)。

2. 庫(kù)大小減少：“復(fù)雜單元做不了”

以前的標(biāo)準(zhǔn)單元庫(kù)有上萬(wàn)個(gè)單元，現(xiàn)在因?yàn)榻饘佘壍烙邢蓿ū热?6-7 個(gè)軌道），復(fù)雜單元（比如多輸入的 AOI 門）很難做，庫(kù)大小縮減到幾百個(gè)。設(shè)計(jì)師只能靠 APR（自動(dòng)布局布線）工具，用簡(jiǎn)單單元組合出復(fù)雜功能，而不是直接用現(xiàn)成的復(fù)雜單元。

后段工藝（BEOL）：“線 / 切割” 光刻的 “副作用”

后段工藝是做金屬互連（比如 M1 到 M9），10nm 以下主要用 “線 / 切割（Lines/Cuts）” 光刻：先做滿版的金屬線，再刻掉不需要的部分（切割）。這種方法工藝簡(jiǎn)單，但有個(gè)大問(wèn)題 ——必須加虛擬線，不能留空白。

虛擬線會(huì)讓寄生電容增加 2-3 倍，導(dǎo)致電路延遲增加 2.7%-20.7%（最壞情況 critical path 慢 14.2%）。所以 APR 工具必須在布線時(shí)就考慮這些虛擬線的寄生，不能等布完線再補(bǔ)，否則時(shí)序根本救不回來(lái)。

10nm 以下的 FinFET 技術(shù)，再也不是 “設(shè)計(jì)不管工藝、工藝不管設(shè)計(jì)” 了。從 FinFET 解決平面管的縮放問(wèn)題，到 EUV 和多重曝光的光刻選擇，再到 SRAM 的讀寫輔助、標(biāo)準(zhǔn)單元的架構(gòu)優(yōu)化、后段的寄生控制 —— 每一步都需要DTCO（設(shè)計(jì)技術(shù)協(xié)同優(yōu)化），每一個(gè)環(huán)節(jié)都要和其他環(huán)節(jié)適配。

簡(jiǎn)單說(shuō)，10nm 以下的芯片，是 “設(shè)計(jì)、工藝、工具” 三者綁在一起做出來(lái)的，缺了任何一方都不行。