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從 “芯片無處不在” 到 “人工智能無處不在”，生成式 AI 將催生巨大價值，同時驅(qū)動社會經(jīng)濟多領(lǐng)域變革。

全球數(shù)據(jù)中心和邊緣 AI 需求將大幅增長，2030 年占 SEMI 需求比重超 40%

芯片封裝晶體管數(shù)量仍遵循每兩年翻倍的摩爾定律，2030 年有望突破萬億晶體管。

生成式 AI 推動高性能計算能力增速遠超摩爾定律，2030 年 AI 將主導(dǎo)數(shù)據(jù)中心需求。

高性能計算（HPC）的實現(xiàn)伴隨巨大能源消耗，成為行業(yè)發(fā)展的關(guān)鍵瓶頸。

HPC 的擴展性無上限，但必須解決成本和能源消耗兩大核心挑戰(zhàn)。

ASML 通過 EUV 技術(shù)擴展，實現(xiàn) 2030 年晶體管印刷成本降低超 3.5 倍，同時減少環(huán)境影響。

ASML 通過多維度技術(shù)優(yōu)化，實現(xiàn)更高晶體管密度、更低成本及環(huán)境影響。

EUV 技術(shù)歷經(jīng) 30 年發(fā)展迭代，已具備支撐未來十年半導(dǎo)體技術(shù)演進的能力。

光刻技術(shù) roadmap 持續(xù)推動單位晶體管成本下降，EUV 技術(shù)優(yōu)勢逐步擴大。

高 NA EUV 技術(shù)為 2D 邏輯芯片設(shè)計提供更高自由度，實現(xiàn)成本降低與工藝簡化。

高 NA EUV 技術(shù)支持 1.5D/2D 先進設(shè)計，滿足 7 納米節(jié)點 17 納米間距的尖端需求。

2020 至 2039 年，邏輯金屬間距從 28 納米縮小至 10 納米以下，邊緣放置誤差（EPE）從 5.8 納米降至 3 納米以下，體現(xiàn)了光刻技術(shù)精度對晶體管縮放的核心支撐作用。

2030 年后，當間距需求低于 16 納米時，0.75NA（Hyper NA）技術(shù)將成為新的突破方向。

EUV 光源功率持續(xù)提升，已實現(xiàn) 740W 演示，未來有望突破 1000W。