已經(jīng)上傳知識庫-工藝-litho文件夾：私信回復(fù)“知識庫”免費(fèi)領(lǐng)取

為什么需要 0.55NA EUV？

芯片制程需持續(xù)縮?。ㄈ鐝?N7 到 sub-A2），3D 器件結(jié)構(gòu)（FinFET、CFET 等）增加了尺寸縮小的價值，但傳統(tǒng) 0.33NA EUV 已無法滿足更高分辨率需求。

ASML 通過 35 年技術(shù)迭代，從波長、數(shù)值孔徑（NA）、照明技術(shù)三方面突破，0.55NA EUV 是繼 0.33NA 后的關(guān)鍵升級，為 2025 年后的先進(jìn)制程（如 A5、A3 及以下）提供支撐。

高 NA 帶來分辨率提升的同時，面臨多層鏡角度限制、吞吐量下降等問題

變形成像光學(xué)（Anamorphic Optics）

打破傳統(tǒng) 4 倍放大限制，采用 4x/8x 變形成像，既解決多層鏡大角度反射效率低的問題，又通過提升掩模和晶圓臺加速度（分別提升 4 倍、2 倍）保障吞吐量。

光學(xué)設(shè)計優(yōu)化

減少反射鏡數(shù)量提升透光率，結(jié)合靈活照明系統(tǒng)（如 pupil fill ratio 優(yōu)化），在提升對比度的同時降低曝光劑量。

性能表現(xiàn)：關(guān)鍵指標(biāo)全面超越 0.33NA

• 成像精度：波前像差僅 0.25nm（目標(biāo) < 0.60nm），場內(nèi) CD 均勻性（Intra-field CDU）0.22nm（目標(biāo) < 0.55nm）， coma 等像差得到有效控制。

• 曝光效率：曝光劑量顯著降低，如 15nm 接觸孔曝光劑量從 0.33NA 的 148mJ/cm2 降至 44mJ/cm2，降幅達(dá) 70%。

• 吞吐量（TPT）：EXE:5000 處理 15nm 接觸孔時吞吐量達(dá) 155 片 / 小時（WpH），是 0.33NA 設(shè)備（22 WpH）的 7 倍；邏輯器件隨機(jī)通孔場景下，吞吐量提升 1.5 倍。

DRAM 與 Logic 領(lǐng)域的成本與工藝優(yōu)化

DRAM 領(lǐng)域

15nm 電容接觸孔從 “2 次 0.33NA EUV+1 次 DUV” 的三重曝光，簡化為單次 0.55NA 曝光，實(shí)現(xiàn) 30% 光刻成本降低、70% 劑量減少、7 倍吞吐量提升。

Logic 領(lǐng)域：36nm 隨機(jī)通孔從雙重 0.33NA 曝光簡化為單次 0.55NA 曝光，獲得 20% 成本優(yōu)勢；金屬層支持 1.5D/2D 復(fù)雜設(shè)計，成本降低 35%，同時提升設(shè)計自由度。

未來目標(biāo)：光源功率向 1000W 以上突破，2000W 光源可實(shí)現(xiàn) 100mJ/cm2 劑量下的滿吞吐量；后續(xù)將推進(jìn) 0.75NA EUV 研發(fā)，支撐更先進(jìn)制程。

0.55NA EUV 并非顛覆性技術(shù)，而是 EUV 的 “進(jìn)化升級”—— 通過光學(xué)設(shè)計和工藝優(yōu)化，在提升分辨率的同時，實(shí)現(xiàn)了 “工藝簡化、成本降低、效率提升” 的三重價值，是支撐摩爾定律延續(xù)至 2035 年后的核心光刻技術(shù)。