（本文編譯自Electronic Design）

人工智能（AI）已成為定義當(dāng)今半導(dǎo)體工藝微縮的核心工作負(fù)載。無論是在超大規(guī)模數(shù)據(jù)中心中訓(xùn)練基礎(chǔ)模型，還是在網(wǎng)絡(luò)邊緣側(cè)以嚴(yán)苛的功耗限制執(zhí)行推理任務(wù)，人工智能都依賴于在單位面積內(nèi)集成更多晶體管，同時(shí)降低每次運(yùn)算的能耗。

在半導(dǎo)體領(lǐng)域，更高的集成密度與能效等同于器件的工藝微縮。數(shù)十年前，基于CMOS器件的傳統(tǒng)微縮方式就已觸及物理極限與漏電極限。隨后，鰭式場效應(yīng)晶體管（FinFET）應(yīng)運(yùn)而生，它通過引入鰭狀溝道提升柵極控制能力，進(jìn)一步延續(xù)了摩爾定律。但如今，F(xiàn)inFET也已逼近自身的極限。

當(dāng)柵極長度邁入個(gè)位數(shù)納米級別時(shí)，靜電短溝道效應(yīng)與漏電問題再次制約了工藝微縮的進(jìn)程。簡而言之，F(xiàn)inFET無法為3納米以下的邏輯器件提供所需的柵極控制精度。

如今，行業(yè)正將全環(huán)繞柵極晶體管（GAA）視為下一代技術(shù)路徑。GAA器件通過采用柵極材料從各個(gè)方向包裹溝道的結(jié)構(gòu)，即便在埃米級尺寸下，也能將漏電與器件差異性降至最低。

圖：晶體管從平面結(jié)構(gòu)，經(jīng)FinFET，再到GAA的演進(jìn)歷程。

GAA的結(jié)構(gòu)與優(yōu)勢

GAA晶體管的制造工藝為：將薄硅溝道通過犧牲層硅鍺(SiGe)材料進(jìn)行垂直堆疊，待SiGe層被選擇性刻蝕去除后，剩余的納米片會(huì)被柵極電介質(zhì)與柵極金屬完全包裹。

這種從各個(gè)角度對溝道實(shí)現(xiàn)全包圍的柵極架構(gòu)，本質(zhì)上是晶體管靜電學(xué)發(fā)展的必然成果。這一發(fā)展始于平面器件，經(jīng)FinFET得以拓展，如今終于實(shí)現(xiàn)了全環(huán)繞式的柵極控制。

GAA的首要且最重要的優(yōu)勢，在于其獨(dú)特的幾何結(jié)構(gòu)能實(shí)現(xiàn)對溝道電勢的更精準(zhǔn)控制。隨著器件工藝微縮而愈發(fā)嚴(yán)重的漏致勢壘降低效應(yīng)及其他短溝道效應(yīng)，會(huì)因柵極從各個(gè)方向施加的控制作用而得到抑制。同時(shí)，垂直堆疊多個(gè)納米片的設(shè)計(jì)，讓芯片設(shè)計(jì)者無需占用更多水平面積，就能提升驅(qū)動(dòng)電流。

這些特性共同帶來了FinFET已無法持續(xù)提供的功耗、性能、面積與成本綜合收益。

當(dāng)然，這些性能提升是以制造復(fù)雜度的增加為代價(jià)的。每一層納米片堆疊都需要經(jīng)過多次外延生長、犧牲層的精確刻蝕，以及在愈發(fā)狹窄的垂直空間內(nèi)集成高介電常數(shù)電介質(zhì)與金屬柵極。因此，GAA的結(jié)構(gòu)優(yōu)勢只是其一，這種全新的幾何結(jié)構(gòu)也重新定義了性能瓶頸的出現(xiàn)位置。

GAA面臨的新挑戰(zhàn)

盡管GAA器件解決了靜電學(xué)層面的問題，卻帶來了另一種限制。在平面器件中，溝道電阻是主導(dǎo)因素；在FinFET中，源極和漏極產(chǎn)生的電阻已與溝道電阻相當(dāng)；而在GAA中，接觸電阻與源漏電阻如今占據(jù)了總電阻的絕大部分，這實(shí)際上限制了在特定電源電壓下可驅(qū)動(dòng)的電流上限。

這種轉(zhuǎn)變是多種因素共同作用的結(jié)果。為了將串聯(lián)電阻降至最低，源極和漏極必須被摻雜至極高的濃度，有時(shí)甚至接近硅本身的原子密度。

這些高摻雜區(qū)域緊鄰未摻雜的納米片溝道，而納米片溝道即便對極微量的摻雜劑擴(kuò)散也極為敏感。少量磷原子或硼原子漂移進(jìn)入溝道，就可能改變閾值電壓、增加漏電，并導(dǎo)致堆疊納米片之間出現(xiàn)性能差異。

與此同時(shí)，刻蝕去除犧牲層SiGe以釋放納米片的工藝，有可能造成硅界面的粗糙化。這種界面粗糙會(huì)散射載流子、降低遷移率，進(jìn)而進(jìn)一步限制電流驅(qū)動(dòng)能力。最后，形成金屬接觸的最后一步工藝，會(huì)因界面處的肖特基勢壘而產(chǎn)生額外的電阻損耗。

最終結(jié)果是，GAA晶體管雖然在靜電學(xué)性能上更具優(yōu)勢，卻受制于另一種瓶頸。對于既依賴高性能又要求低單位運(yùn)算能耗的人工智能及嵌入式工作負(fù)載而言，這種性能失衡構(gòu)成了嚴(yán)峻的挑戰(zhàn)。

針對這些挑戰(zhàn)，有一種頗具前景的解決方案是米爾斯硅技術(shù)（MST）。該技術(shù)通過在器件結(jié)構(gòu)的特定位置引入帶有部分單分子層氧的超薄硅外延層，實(shí)現(xiàn)對摻雜劑擴(kuò)散的控制、溝道界面的平滑處理以及電阻的降低。

重要的是，MST并非對晶體管進(jìn)行全面重新設(shè)計(jì)，而是在工藝流程中嵌入該技術(shù)，利用現(xiàn)有的外延步驟實(shí)現(xiàn)功能。因此，MST與本身就需要多步外延工藝的GAA晶體管制造流程高度兼容。

從超大規(guī)模計(jì)算到邊緣端的應(yīng)用

對計(jì)算能效的要求，從規(guī)模最大的云數(shù)據(jù)中心延伸至最小型的邊緣設(shè)備，兩者都面臨著相同的功耗、性能、面積與成本（PPAC）權(quán)衡難題。

在超大規(guī)模計(jì)算領(lǐng)域，訓(xùn)練和運(yùn)行大型人工智能模型需要極高的計(jì)算密度，然而不斷增長的能耗與散熱需求正威脅著可持續(xù)性發(fā)展。漏電流或接觸電阻的任何降低，都能直接轉(zhuǎn)化為成排服務(wù)器的兆瓦級能耗節(jié)?。碢PAC體系中的功耗維度收益）。

借助MST技術(shù)的GAA器件，通過提升載流子遷移率和降低電阻來提高性能，進(jìn)而增加每個(gè)晶體管的驅(qū)動(dòng)電流。MST技術(shù)解鎖了更薄的功函數(shù)金屬應(yīng)用與更密集的納米片堆疊方式，提升了晶體管的面積效率，以最大化每平方毫米硅片的吞吐量。這些因素共同作用，通過降低能源消耗和基礎(chǔ)設(shè)施需求，削減了大規(guī)模運(yùn)算下的單位操作成本。

這種在超大規(guī)模計(jì)算中優(yōu)化功耗、性能、面積與成本的技術(shù)突破，同樣適用于嵌入式和邊緣系統(tǒng)。這類系統(tǒng)面臨著截然相反的約束條件。邊緣設(shè)備的設(shè)計(jì)者并非掌控兆瓦級的功耗預(yù)算，而是要在小型封裝、散熱能力有限的情況下管理毫瓦級功耗，同時(shí)這些設(shè)備如今還需實(shí)現(xiàn)復(fù)雜的人工智能推理與實(shí)時(shí)控制功能。

MST的擴(kuò)散阻擋作用能保持閾值電壓穩(wěn)定，從而提升數(shù)十億晶體管的良率與可靠性；更低的接觸電阻和更高的遷移率，意味著每瓦功耗可完成更多運(yùn)算，直接解決了功耗約束問題；堆疊密度的提升則縮小了硅片占用面積，在實(shí)現(xiàn)更高集成度的同時(shí)，兼顧了面積與成本效益。對于邊緣工程人員而言，這一技術(shù)成果體現(xiàn)為：處理器體積緊湊，卻能在不超出散熱或能耗限制的前提下實(shí)現(xiàn)更高性能。

結(jié)語

隨著半導(dǎo)體行業(yè)邁入埃米級時(shí)代，GAA架構(gòu)與原子級材料工程的結(jié)合，為行業(yè)發(fā)展提供了一條可持續(xù)的路徑。人工智能與邊緣計(jì)算的需求極為龐大，但憑借GAA以及MST這類創(chuàng)新技術(shù)，半導(dǎo)體行業(yè)已擁有滿足這些需求的工具。