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基站射頻前端架構(gòu)開(kāi)始進(jìn)入面向6GHz以上頻段的系統(tǒng)級(jí)重構(gòu)階段。2月22日消息，博通發(fā)布面向Massive MIMO的6G數(shù)字前端SoC BroadPeak，博通表示這是業(yè)界首款真正同時(shí)滿(mǎn)足5G-A與6G標(biāo)準(zhǔn)的Massive MIMO與RRH產(chǎn)品，采用5nm CMOS工藝，在單芯片內(nèi)集成數(shù)字前端（DFE）與ADC/DAC模塊，較現(xiàn)有方案最高降低40%功耗，在陣列規(guī)模擴(kuò)張與能耗約束之間實(shí)現(xiàn)平衡，并可為下一代基站提供高達(dá)40%的系統(tǒng)效率提升。5G與6G公眾號(hào)（ID：angmobile）了解到這款芯片的早期客戶(hù)與合作伙伴已經(jīng)收到博通發(fā)出的樣品，看來(lái)博通意在搶占5G-A向6G過(guò)渡期乃至6G時(shí)代的數(shù)字前端SoC制高點(diǎn)。

人工智能應(yīng)用快速普及，疊加消費(fèi)者對(duì)沉浸式視頻、實(shí)時(shí)交互與個(gè)性化體驗(yàn)的需求，數(shù)據(jù)流量持續(xù)攀升。移動(dòng)通信網(wǎng)絡(luò)運(yùn)營(yíng)商不得不通過(guò)引入更高頻譜資源與更復(fù)雜的無(wú)線(xiàn)電架構(gòu)來(lái)擴(kuò)展無(wú)線(xiàn)網(wǎng)容量與吞吐量。然而，頻段上探至6GHz以上后，線(xiàn)性度、功耗與陣列規(guī)模之間的矛盾被顯著放大，傳統(tǒng)分立式架構(gòu)難以在能效與性能之間取得平衡。在此背景下，5G與6G公眾號(hào)注意到將高線(xiàn)性度數(shù)據(jù)轉(zhuǎn)換器與數(shù)字前端深度整合于SoC之上，成為順應(yīng)頻譜演進(jìn)的路徑之一。

從頻譜適配能力看，5G-A已延伸至6.425-7.125GHz（n104頻段），6G進(jìn)一步覆蓋7-8.5GHz中頻段。BroadPeak支持400MHz至8.5GHz射頻載波范圍，使設(shè)備廠(chǎng)商能夠在單一硬件平臺(tái)上覆蓋跨代頻段演進(jìn)需求，降低多代系統(tǒng)并存帶來(lái)的復(fù)雜度、能效與資本支出壓力。其32T32R8FB架構(gòu)（同時(shí)提供8T8R2FB、16T16R4FB型號(hào)）面向高階Massive MIMO陣列場(chǎng)景，很明顯是針對(duì)高密度城區(qū)與大容量熱點(diǎn)部署而設(shè)計(jì)。

綜合各項(xiàng)關(guān)鍵性能指標(biāo)看，5G與6G公眾號(hào)注意到體現(xiàn)出BroadPeak面向高頻大帶寬場(chǎng)景的工程取向，一是瞬時(shí)帶寬（iBW）最高860MHz，輸出帶寬（oBW）高達(dá)800MHz，支持全頻譜載波聚合，滿(mǎn)足大帶寬連續(xù)頻譜需求；二是ADC/DAC采樣率最高19.6GS/s，為高階調(diào)制和寬帶信號(hào)處理提供充足量化精度與動(dòng)態(tài)范圍；三是在線(xiàn)性度方面，采用DPD時(shí)ACLR優(yōu)于-50dBc，DPD學(xué)習(xí)速度較典型參考值提升100倍，由此5G與6G公眾號(hào)預(yù)計(jì)其在高功率密度與寬帶信號(hào)并存條件下能更快完成模型收斂，縮短調(diào)測(cè)周期并提升網(wǎng)絡(luò)穩(wěn)定性，提升部署與運(yùn)維效率。

在收發(fā)能力上，RX覆蓋100MHz至860MHz及1.6GHz帶寬，TX與反饋路徑支持200MHz至1.6GHz及3.2GHz帶寬；增益控制方面，接收/反饋為30dB、發(fā)射為25dB。配合芯片內(nèi)部對(duì)于數(shù)字預(yù)失真、載波聚合、峰值因數(shù)降低、數(shù)字上下變頻、濾波與增益控制等功能高度集成，顯著壓縮射頻鏈路的外圍器件規(guī)模與功耗預(yù)算。這種高度集成的SoC架構(gòu)，不僅在芯片級(jí)實(shí)現(xiàn)最高40%功耗降低，在陣列規(guī)模擴(kuò)張與能耗約束之間實(shí)現(xiàn)平衡，也在系統(tǒng)級(jí)帶來(lái)最高40%的效率提升，為基站在更高頻段運(yùn)行提供現(xiàn)實(shí)可行的能效支撐。

對(duì)移動(dòng)通信網(wǎng)絡(luò)運(yùn)營(yíng)商而言，BroadPeak的意義在于提供了一個(gè)可立即啟動(dòng)下一代網(wǎng)絡(luò)設(shè)計(jì)的基礎(chǔ)平臺(tái)。借助該方案，運(yùn)營(yíng)商與OEM廠(chǎng)商能夠圍繞更高容量、更高吞吐量的架構(gòu)進(jìn)行規(guī)劃，從而支撐AI驅(qū)動(dòng)型應(yīng)用與個(gè)性化數(shù)字體驗(yàn)的規(guī)?；涞?。在頻譜資源昂貴且能耗約束趨嚴(yán)的環(huán)境下，效率提升直接關(guān)系到單位比特成本與網(wǎng)絡(luò)可持續(xù)運(yùn)營(yíng)能力。

生態(tài)協(xié)同已經(jīng)同步展開(kāi)，5G與6G公眾號(hào)了解到Altera已完成Agilex 7 FPGA與BroadPeak的互操作性驗(yàn)證，構(gòu)建開(kāi)放、可擴(kuò)展的無(wú)線(xiàn)平臺(tái)基礎(chǔ)；日立環(huán)球邏輯則參與開(kāi)發(fā)BroadPeak SDK，使生產(chǎn)級(jí)軟件能力與底層DFE特性深度協(xié)同，試圖降低Massive MIMO與開(kāi)放式RAN的規(guī)模部署復(fù)雜度門(mén)檻。

【附錄1】

該芯片采用先進(jìn)的CMOS工藝制造，集成32路高速射頻數(shù)模轉(zhuǎn)換器、32路高速射頻模數(shù)轉(zhuǎn)換器、8路高速射頻觀測(cè)模數(shù)轉(zhuǎn)換器，以及配套的數(shù)字處理邏輯單元，可實(shí)現(xiàn)采樣抽取、插值、濾波與調(diào)諧功能。芯片通過(guò)JESD204C與JESD204D標(biāo)準(zhǔn)的串行解串器（SerDes）通道，與數(shù)字前端（DFE）器件完成對(duì)接。

【附錄2】特性

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