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人們對大型語言模型（LLM）的熱情高漲，正推動著人工智能規(guī)模數(shù)據(jù)中心的爆炸式增長。新建的數(shù)據(jù)中心和規(guī)劃中的數(shù)據(jù)中心似乎如雨后春筍般涌現(xiàn)。伴隨這種建設熱潮而來的是巨大的壓力，人們需要更高的計算能力、更低的單次推理能耗以及更高的機架級可靠性。

能夠提供如此高性能的服務器主板依賴于GPU、AI加速器和CPU。這些設備已經(jīng)從單個單芯片發(fā)展成為采用先進封裝技術組裝的多芯片系統(tǒng)。如今，催生多芯片系統(tǒng)的壓力也正促使這些組件變得更大、更熱、更復雜。

對于這些系統(tǒng)級封裝 (SiP) 而言，數(shù)據(jù)中心運營商所關心的性能特征（帶寬、延遲、功耗和可靠性）越來越不是由芯片本身決定，而是由承載、互連和冷卻芯片的先進封裝技術決定。

這種壓力迫使先進封裝技術拿出可信的路線圖，以支持更多的芯片、更高的速度，并持續(xù)控制熱問題和機械問題。

岔路口

隨著路線圖逐漸清晰，我們越來越清楚地認識到，通往更強大未來的道路并非只有一條。相反，我們正面臨一個岔路口，前方有幾條截然不同的分支。每條分支都有其自身的優(yōu)勢和劣勢。每條分支都會影響系統(tǒng)劃分以及后續(xù)GPU、加速器和CPU的供應鏈。系統(tǒng)設計人員必須了解各種選擇，并在設計規(guī)劃初期就做出考慮封裝因素的決策。

本文對比了目前涌現(xiàn)出的四個極具競爭力的發(fā)展方向：

1、擴展 CoWoS。

2、過渡到 CoPoS，它是 CoWoS 的面板級扇出演化版本。

3、推出玻璃芯面板基板。

4、采用芯片-晶圓-平臺-PCB（CoWoP）技術，無需有機基板。

我們不會尋找唯一的贏家，而是會研究每個選項可能適用的場景，以及設計團隊如何在生態(tài)系統(tǒng)發(fā)展過程中保持選擇的靈活性。

CoWoS：已驗證，但仍有局限性

如今，采用HBM技術的多芯片AI加速器主要基于晶圓襯底上的芯片（CoWoS）工藝構(gòu)建。硅中介層在300毫米晶圓上采用傳統(tǒng)的前端和后端工藝制造。該中介層提供高密度重分布層（RDL），用于在邏輯芯片和多個HBM堆疊層之間建立數(shù)千個細間距連接，以及用于將電源和信號傳輸至有機襯底的硅通孔（TSV）。

流程很簡單：芯片被放置并鍵合到中介層晶圓上，晶圓被切割成大型矩形中介層，圓形邊緣的廢料區(qū)域被丟棄。然后，芯片-中介層組件被安裝在高性能有機基板上——通常基于味之素增厚膜（ABF）——該基板用作粗焊層，并提供連接到PCB的焊球：頂部的散熱片和冷卻裝置完成整個堆疊結(jié)構(gòu)。

這種架構(gòu)自然而然地產(chǎn)生了三種互連方式：

1、片上布線速度極快且密度很高。

2、硅中介層上的互連速度稍慢，密度也較低。

3、有機基板和PCB中的布線速度相對較慢且稀疏。

系統(tǒng)架構(gòu)師需要權衡這些領域——在芯片之間劃分功能，并決定哪些信號留在芯片上、哪些信號穿過中介層或哪些信號穿過基板——以滿足帶寬、延遲和功耗目標。

CoWoS技術已投入生產(chǎn)多年，被認為是一項成熟且低風險的技術。它是當今大多數(shù)旗艦級AI加速器和高端網(wǎng)絡ASIC的基礎。然而，首要的限制因素是中介層尺寸。在主流的CoWoS-S方案中，中介層的尺寸受限于光罩的曝光面積。目前的產(chǎn)品支持最大可達光罩尺寸三倍的中介層，約為2700平方毫米。超過這個大約2700平方毫米的范圍，則需要更復雜的方案，例如CoWoS-L或CoWoS-R，這會增加工藝復雜性和成本。

第二個限制因素是幾何形狀。我們需要從圓形晶圓上切割出大塊的矩形芯片。即使經(jīng)過精心的芯片拼接，晶圓邊緣區(qū)域仍有相當一部分無法用作可用的中介層。實際上，只有大約三分之二的理論晶圓面積能夠轉(zhuǎn)化為大尺寸、高質(zhì)量的中介層芯片。

最終得到的這項技術功能卓越，但資本密集且產(chǎn)能有限。代工廠已投入巨資提高CoWoS的產(chǎn)量，但人工智能加速器和其他多芯片系統(tǒng)的需求仍在不斷增長。對許多項目而言，問題不在于CoWoS在技術上是否適用，而在于它能否以合適的產(chǎn)量、可接受的成本和令人滿意的進度交付。

CoPoS：另一條道路

一種擬議的后續(xù)技術是芯片封裝在基板上的面板封裝（CoPoS），這是一種面板級扇出封裝技術。從概念上講，CoPoS 將 CoWoS 的理念擴展到矩形面板而非圓形晶圓。根據(jù)供應商和工藝的不同，目前路線圖上的面板尺寸范圍約為 300 × 300 毫米到 500 × 500 毫米。

從系統(tǒng)角度來看，主要優(yōu)勢在于面積利用率。大型矩形器件可以自然地平鋪在矩形面板上，其死區(qū)面積遠小于圓形晶圓。對于接近 CoWoS-S 極限的超大型 AI 封裝而言，這額外的可用面積可以直接轉(zhuǎn)化為每個載體上更多的封裝，以及每平方毫米“有效”中介層或扇出區(qū)域更低的成本。

基于有機或玻璃載體的面板工藝已經(jīng)實現(xiàn)了線間距在 3–5 μm 范圍內(nèi)的重分布層，并且研發(fā)工作正朝著更精細的幾何尺寸邁進。雖然這還不如最先進的硅中介層布線那樣激進，但如果精心選擇凸點間距和界面寬度，對于許多基于邏輯的 HBM 拓撲結(jié)構(gòu)來說已經(jīng)足夠了。

權衡之處在于成熟度。CoPoS 需要新的工具、新的材料處理方法和新的良率學習。公開的路線圖和行業(yè)報告顯示，試點生產(chǎn)線預計將在本十年中期投入使用，而大規(guī)模生產(chǎn)則預計在本十年末期實現(xiàn)。這使得 CoPoS 成為一種中期選擇：對于需要大扇出面積且能夠?qū)a(chǎn)品發(fā)布窗口與該時間表相匹配的設計而言，它具有吸引力；但對于近期高風險的旗艦產(chǎn)品而言，它目前還無法直接替代。

玻璃芯面板：基材升級

與此同時，基板行業(yè)正在研發(fā)玻璃芯面板基板。與有機芯材相比，玻璃具有以下幾個吸引人的特性：

1、優(yōu)異的尺寸穩(wěn)定性和較低的翹曲度，有助于大尺寸面板的對齊和產(chǎn)量。

2、低介電損耗，對于多千兆比特和數(shù)十千兆比特鏈路意義重大。

3、核心兩側(cè)可采用細間距 RDL，并可通過玻璃通孔 (TGV) 連接它們。

設備和材料供應商已公布了玻璃基板的路線圖，其線寬/間距正逐步縮小至微米級，面板尺寸也與面板級扇出尺寸類似。實際上，玻璃芯材可以將類似中介層的布線密度引入基板本身。

對于系統(tǒng)和芯片設計人員而言，玻璃材質(zhì)開啟了多種應用場景：

1、通過將更多布線轉(zhuǎn)移到玻璃芯中，減少或消除某些 2.5D 組件中對單獨的硅中介層的需求。

2、在玻璃核心上結(jié)合面板級扇出，可以構(gòu)建非常大的 AI 或網(wǎng)絡封裝，而不會使 CoWoS-S 超出其舒適范圍。

3、在封裝級別上為芯片、SerDes 或射頻功能啟用低損耗、高頻路徑。

玻璃芯并非免費升級。它需要不同的成型工藝、處理和加固方式，以及新的檢測策略?，F(xiàn)有的有機芯生產(chǎn)線已基本攤銷完畢，對許多產(chǎn)品而言仍具有吸引力。實際上，玻璃芯很可能首先出現(xiàn)在高端、帶寬需求最高的系統(tǒng)中，然后隨著產(chǎn)量增長和成本下降，逐步推廣到更廣泛的市場。

CoWoP:

Collapsing Package and Board

在四種方案中，芯片封裝在晶圓上并置于平臺PCB上（CoWoP）是最具顛覆性的。與將硅中介層或扇出組件安裝在有機封裝基板上不同，CoWoP 將整個結(jié)構(gòu)直接連接到高密度印刷電路板上（圖3）。ABF或BT基板從堆疊結(jié)構(gòu)中消失。

為了實現(xiàn)這一點，PCB必須變得更像基板。這需要線寬/間距在15-20微米范圍內(nèi)的超高密度互連（Ultra-HDI）板，需要多次層壓工藝，以及精心設計的材料來控制翹曲和熱膨脹系數(shù)（CTE）。這與目前主流的服務器主板相比還有很大的提升空間，但隨著PCB技術的進步，這并非遙不可及。

如果CoWoP技術能夠在直接安裝到電路板上的大型中介層或扇出組件上實現(xiàn)穩(wěn)定的良率，那么它將帶來顯而易見的優(yōu)勢：更少的層數(shù)、更少的組裝步驟，以及更短的從芯片到系統(tǒng)的路徑。此外，它還能將更多的價值和創(chuàng)新機會轉(zhuǎn)移到PCB制造商手中，從而有可能改變先進封裝供應鏈的結(jié)構(gòu)。

CoWoP的風險在于，它將多個極具挑戰(zhàn)性的問題——精細PCB制造、大尺寸電路板的平整度、大電流供電以及先進的檢測技術——壓縮到一個單一且高度集成的解決方案中。目前，它仍更接近概念和早期演示階段，而非大規(guī)模生產(chǎn)階段。設計人員應將其視為一種長期選擇，而不是CoWoS或CoPoS的直接替代方案。

選擇道路，沒有單一的贏家

鑒于這些不同的選擇，人們很容易問哪一種會“勝出”。但更現(xiàn)實的觀點是，這四種選擇將共存，各自服務于不同的市場領域：

1、當必須最大限度地降低進度和技術風險時，CoWoS 仍然是旗艦級 AI 加速器和高端網(wǎng)絡 ASIC 的默認選擇。

2、當面板級流程在生產(chǎn)中得到驗證且產(chǎn)能到位時，CoPoS 對于超大型、高帶寬封裝就具有吸引力。

3、玻璃芯面板可作為基板的升級途徑，在某些應用中可以補充或部分取代硅中介層。

4、一旦超高密度互連PCB制造和檢測技術成熟，CoWoP最終可能會為批量系統(tǒng)提供一條簡化、經(jīng)濟高效的途徑。

大多數(shù)公司不會把所有賭注都押在單一業(yè)務上。相反，它們會進行業(yè)務多元化布局：

1、在面板級替代方案明確準備就緒之前，產(chǎn)品堆棧的頂端仍將使用 CoWoS。

2、中端加速器和專用數(shù)據(jù)中心芯片更早地遷移到 CoPoS 或玻璃芯基板，在這些芯片中，封裝成本比絕對互連密度更為關鍵。

3、一旦電路板生態(tài)系統(tǒng)能夠支持，邊緣人工智能、消費電子和汽車產(chǎn)品就會探索類似 CoWoP 的流程，利用更簡單的組裝和更薄的堆疊。

設計團隊實用指南

隨著生態(tài)系統(tǒng)的演變，建筑師和實體設計師可以通過一些務實的措施來減少未來的痛苦：

接口設計應考慮封裝特性，但不要局限于特定封裝：平面圖、凸點圖和接口間距的設計應同時支持基于中介層和面板級基板，而無需完全返工。避免僅適用于單一工藝的假設。

盡早模擬多種堆疊方案：CoWoS、CoPoS、玻璃芯和CoWoP 各自都會改變熱路徑、機械性能和供電網(wǎng)絡。對幾種候選堆疊方案進行系統(tǒng)級分析，可以在最終確定封裝方案之前，揭示哪些方案可行以及真正的瓶頸可能在哪里。

在整個供應鏈中建立并維護良好的關系：晶圓代工廠、OSAT廠商、基板制造商、面板制造商和PCB供應商的發(fā)展速度各不相同。產(chǎn)能獲取和早期信息往往比產(chǎn)品路線圖上的品牌標識更為重要。廣泛的合作伙伴網(wǎng)絡能夠讓設計團隊在技術和需求不斷變化時擁有更大的靈活性。

先進封裝不再僅僅是后端細節(jié)，而是系統(tǒng)架構(gòu)、成本結(jié)構(gòu)和產(chǎn)品上市時間的核心組成部分。好消息是，我們的選擇越來越多，而不是越來越少。如果我們能在設計時充分考慮這些選擇，并保持路線圖的靈活性，那么即將到來的岔路口將成為我們實現(xiàn)差異化的契機，而不是阻礙創(chuàng)新的瓶頸。

*免責聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個人觀點，半導體行業(yè)觀察轉(zhuǎn)載僅為了傳達一種不同的觀點，不代表半導體行業(yè)觀察對該觀點贊同或支持，如果有任何異議，歡迎聯(lián)系半導體行業(yè)觀察。

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