2025年“中國芯”集成電路產(chǎn)業(yè)促進大會暨第二十屆“中國芯”優(yōu)秀產(chǎn)品征集結(jié)果發(fā)布儀式，于11月13-14日在橫琴天沐琴臺會議中心隆重舉行。

在分論壇“先進封裝技術(shù)發(fā)展論壇”上，國內(nèi)外半導(dǎo)體封測行業(yè)優(yōu)秀從業(yè)人員和專家學(xué)者齊聚一堂，共同探討先進封測技術(shù)的發(fā)展趨勢、技術(shù)挑戰(zhàn)與機遇。

該論壇由中國電子信息產(chǎn)業(yè)發(fā)展研究院集成電路研究所王若達主持。

圖： 中國電科58所首席科學(xué)家、中國半導(dǎo)體行業(yè)協(xié)會封測分會輪值理事長 于宗光

中國電科58所首席科學(xué)家、中國半導(dǎo)體行業(yè)協(xié)會封測分會輪值理事長于宗光先生開場致辭時表示，中國先進封裝技術(shù)已取得顯著進展，在全球封裝產(chǎn)業(yè)中占據(jù)重要地位。先進封測是中國半導(dǎo)體產(chǎn)業(yè)發(fā)展的未來方向，中國正從技術(shù)跟跑、并跑逐步邁向部分領(lǐng)域領(lǐng)跑，在全球封測產(chǎn)業(yè)格局中占據(jù)重要地位。

Chiplet成為解決算力的重要手段

華天科技（江蘇）有限公司技術(shù)專家魏巍指出，隨著AI時代全面到來，全球數(shù)據(jù)量預(yù)計將激增百倍，而傳統(tǒng)算力增長模式已難以滿足指數(shù)級擴張的計算需求。在此背景下，先進封裝技術(shù)通過系統(tǒng)級集成創(chuàng)新成為突破算力瓶頸的核心路徑，其中Chiplet封裝技術(shù)憑借模塊化設(shè)計優(yōu)勢，成為推動算力躍遷的典型代表。

圖：華天科技（江蘇）有限公司技術(shù)專家魏巍

魏總表示，當前，Chiplet技術(shù)的產(chǎn)業(yè)實踐以臺積電CoWoS封裝平臺為標桿。該技術(shù)通過Interposer實現(xiàn)多芯片的高密度三維互連，在2.5D封裝架構(gòu)下將互連密度提升，同時將信號傳輸延遲降低，為AI大模型訓(xùn)練、超算等高算力場景提供了關(guān)鍵支撐。

總體而言，Chiplet+2.5D/3D封裝的芯片目前大多是高算力需求的場景，如服務(wù)器芯片，GPU/AI加速器，高緩存/內(nèi)存帶寬等領(lǐng)域。

全產(chǎn)業(yè)鏈協(xié)同：AI時代的必然選擇

江蘇中科智芯集成科技有限公司董事、副總經(jīng)理黃濤表示，AI技術(shù)的爆發(fā)式增長催生了海量數(shù)據(jù)與復(fù)雜計算需求，從云端訓(xùn)練到邊緣推理，從自動駕駛到智能終端，系統(tǒng)級性能提升需跨越設(shè)計、制造、封裝、應(yīng)用全鏈條。

圖：江蘇中科智芯集成科技有限公司董事、副總經(jīng)理黃濤

黃總表示，異構(gòu)集成正引領(lǐng)系統(tǒng)架構(gòu)的深度重構(gòu)。借助Chiplet技術(shù)，先進封裝能夠?qū)⑻幱诓煌に嚬?jié)點、具備不同功能的芯片模塊，像CPU、GPU、AI加速器以及存儲器等，集成于同一個封裝體之中，進而構(gòu)建出系統(tǒng)級封裝。以臺積電的CoWoS技術(shù)為例，其巧妙運用硅中介層達成了多芯片間的高密度互連。

2.5D封裝技術(shù)發(fā)展路徑

蘇州銳杰微科技集團有限公司集團CMO李衛(wèi)東表示，先進計算的泛在化需求正推動高性能芯片市場快速增長，這一趨勢源于技術(shù)迭代加速、應(yīng)用場景裂變與生態(tài)重構(gòu)深化的共同作用。高性能芯片發(fā)展當下面臨存儲墻、光罩墻等問題。

圖：蘇州銳杰微科技集團有限公司集團CMO李衛(wèi)東

李總指出2.5D封裝技術(shù)發(fā)展路徑：存力和運力技術(shù)同步發(fā)展；互聯(lián)技術(shù)-電算光傳，各層級的帶寬密度和互聯(lián)密度持續(xù)提升；異構(gòu)集成多樣化的中介層滿足HBD性能成本需求；eDTC電容技術(shù)-顯著改善PDN網(wǎng)絡(luò)的PI特性；基板技術(shù)-滿足大尺寸結(jié)構(gòu)強度和性能增長需求；熱管理技術(shù)，滿足熱功率密度持續(xù)增長。

數(shù)據(jù)與機制雙輪驅(qū)動：革新先進封裝材料研發(fā)

在當前先進封裝技術(shù)加速向2.5D/3D集成與異構(gòu)集成方向演進的背景下，封裝材料（如底部填充膠、臨時鍵合膠、光敏聚酰亞胺等）的性能要求正呈現(xiàn)指數(shù)級提升。然而，傳統(tǒng)材料研發(fā)模式仍高度依賴“試錯法”，研發(fā)周期通常長達5至10年，且成本居高不下。

圖：深圳先進電子材料國際創(chuàng)新研究院博士趙超

深圳先進電子材料國際創(chuàng)新研究院趙超博士介紹，我院已構(gòu)建起一套數(shù)據(jù)驅(qū)動的封裝材料創(chuàng)制體系。該體系通過整合本地專有數(shù)據(jù)庫，建立從配方設(shè)計、工藝參數(shù)到材料性能的AI預(yù)測模型，形成“數(shù)據(jù) — 垂直領(lǐng)域模型 — 配方工藝性能預(yù)測 — 自動化實驗 — 應(yīng)用驗證 — 數(shù)據(jù)”的完整閉環(huán)研發(fā)流程，從而顯著縮短研發(fā)周期。該方法尤其適用于數(shù)據(jù)積累較為充分、配方與工藝迭代頻繁的研發(fā)場景。

針對數(shù)據(jù)基礎(chǔ)薄弱的研發(fā)場景，我們提出了機制驅(qū)動的研發(fā)路徑。該路徑聚焦于界面失效等關(guān)鍵科學(xué)問題，致力于從根源上闡明其物理機制。以光敏聚酰亞胺（PSPI）與銅的界面失效為例，我們通過引入機器學(xué)習力場等先進計算方法，在原子尺度上揭示了失效過程的微觀機理，為系統(tǒng)提升界面可靠性提供了理論依據(jù)與設(shè)計指導(dǎo)。此路徑尤其適用于數(shù)據(jù)稀缺、實驗周期長的前沿領(lǐng)域。

2.5D/3D先進封裝技術(shù)發(fā)展路徑

珠海天成先進半導(dǎo)體科技有限公司研發(fā)部部長武洋表示，當下三維異構(gòu)集成已成為半導(dǎo)體領(lǐng)域的發(fā)展趨勢，其中2.5D/3D先進封裝技術(shù)是實現(xiàn)Chiplet的關(guān)鍵途徑。

臺積電的CoWoS技術(shù)是2.5D/3D先進封裝技術(shù)的代表，是實現(xiàn)Chiplet的關(guān)鍵途徑之一。臺積電根據(jù)封裝結(jié)構(gòu)和工藝的不同，將CoWoS技術(shù)分為CoWoS-S、CoWoS-R、CoWoS-L三大分支，針對不同需求進行優(yōu)化。

圖：珠海天成先進半導(dǎo)體科技有限公司研發(fā)部部長武洋

武洋部長介紹，先進封裝關(guān)鍵技術(shù)——超窄間距低溫混合鍵合。該技術(shù)能夠在低溫環(huán)境下，同時實現(xiàn)銅與銅焊盤以及電介質(zhì)與電介質(zhì)區(qū)域的鍵合。相較于傳統(tǒng)的微凸點熱壓鍵合工藝，此技術(shù)能有效規(guī)避因互連微凸點尺寸減小而引發(fā)的可靠性問題，例如電遷移、焊接孔洞、焊接橋連等。而且，它還能進一步降低信號延遲，將凸點互連密度提升。

這項技術(shù)具備諸多優(yōu)勢：具備更高的電流負載能力；擁有更高的I/O互連密度；可實現(xiàn)可擴展的間距小于10μm；采用超低溫互連方式，能有效減少熱損傷；具備更優(yōu)異的可靠性。

光電合封的面臨的挑戰(zhàn)

深圳中興微電子有限公司先進封裝技術(shù)總監(jiān)張闊表示，光電共封持續(xù)演進，LPO/NPO/CPO多種形態(tài)共存。CPO是未來102.4T及帶寬更高芯片的最終應(yīng)用形態(tài)，但和硅光技術(shù)、封裝技術(shù)以及IP的演進強相關(guān)，在短期內(nèi)無法全面替代傳統(tǒng)可插拔光模塊，預(yù)計CPO在2026-2027會開始規(guī)模上量。

圖：深圳中興微電子有限公司先進封裝技術(shù)總監(jiān)張闊

張總強調(diào)，TSMC演進路徑本質(zhì)上是持續(xù)不斷的拉近OE與ASIC互聯(lián)的距離，提高芯片集成度。當下光電共封產(chǎn)業(yè)協(xié)同面臨多重挑戰(zhàn):光電共封裝研發(fā)投入高，技術(shù)尚未成熟，需持續(xù)進行投入，以保持技術(shù)演進；光電共封裝涉及產(chǎn)業(yè)鏈長，包括設(shè)計、材料、封裝、EDA等多個環(huán)節(jié)，需要光電設(shè)計&工藝密切協(xié)同配合；光電封裝缺乏統(tǒng)一的標準，多種技術(shù)互不兼容，導(dǎo)致光電共封裝投入大。

封裝技術(shù)挑戰(zhàn)、路徑與協(xié)同生態(tài)構(gòu)建

上海燧原科技股份有限公司封裝業(yè)務(wù)資深總監(jiān)尹鵬躍對當前封裝技術(shù)的挑戰(zhàn)與機遇展開了深度剖析。

圖：上海燧原科技股份有限公司封裝業(yè)務(wù)資深總監(jiān)尹鵬躍

尹總指出，當下封裝技術(shù)的核心在于深化2.5D與異構(gòu)集成技術(shù)的發(fā)展。然而，這一進程面臨著諸多挑戰(zhàn)：超大中介層在制造、散熱以及測試環(huán)節(jié)困難重重，且產(chǎn)品良率難以得到有效保障。

為應(yīng)對這些挑戰(zhàn)，尹總給出了發(fā)展路徑：一是大力發(fā)展背面供電技術(shù)，并提前布局共封裝光學(xué)，將光引擎引入封裝內(nèi)部，以此攻克數(shù)據(jù)中心面臨的“功耗墻”與“互聯(lián)墻”難題。

此外，尹總還強調(diào)構(gòu)建協(xié)同創(chuàng)新新生態(tài)的重要性，并提出了三方面建議：其一，與封裝廠、設(shè)備商、EDA廠商建立戰(zhàn)略協(xié)同關(guān)系，從系統(tǒng)需求出發(fā)開展聯(lián)合設(shè)計與開發(fā)，摒棄簡單的代工模式；其二，加速開放與統(tǒng)一進程，呼吁盡快制定開放的Chiplet互連標準（如UCIe）以及測試規(guī)范，降低異構(gòu)集成的門檻，避免行業(yè)出現(xiàn)碎片化內(nèi)耗，共同營造繁榮的產(chǎn)業(yè)生態(tài)；其三，建議重點關(guān)注并支持基礎(chǔ)材料、核心裝備、EDA工具等產(chǎn)業(yè)“地基”技術(shù)，集中資源攻克共性技術(shù)難題。

三維堆疊技術(shù)它摒棄了傳統(tǒng)二維平面布局的局限，憑借垂直堆疊芯片層這一精妙手法，如同搭建起一座穩(wěn)固且精巧的立體高樓。在有限的封裝體積內(nèi)實現(xiàn)了功能的最大化集成。這種突破二維平面“枷鎖”的創(chuàng)舉，為芯片集成開辟出一片更為廣闊的“立體空間”，讓芯片在性能提升、功能拓展等方面擁有了無限可能，成為推動半導(dǎo)體技術(shù)邁向新高度的關(guān)鍵力量。