如何才能翻越EDA三大巨頭，實現(xiàn)國產(chǎn)EDA產(chǎn)業(yè)的高速發(fā)展和自主可控？

這是近二十年來，眾多EDA從業(yè)者一直在思考的問題。在近期的ICCAD-Expo 2025上，芯師爺在與眾多行業(yè)資深人士溝通時了解到，國產(chǎn)EDA從業(yè)者并不期待于國產(chǎn)替代，甚至在許多人看來，EDA這個產(chǎn)業(yè)并不存在“國產(chǎn)替代”的概念，想要實現(xiàn)對海外三大巨頭的超越，跟隨策略意義不大，在新的產(chǎn)業(yè)機遇中尋找突破點才是正解。

在先進封裝、超節(jié)點、RISC-V等領(lǐng)域，國產(chǎn)EDA距離海外三大廠商并不算太遠，結(jié)合當(dāng)前國內(nèi)產(chǎn)業(yè)發(fā)展情況比較容易實現(xiàn)追趕。

硅芯科技創(chuàng)始人兼首席科學(xué)家趙毅博士在接受芯師爺?shù)让襟w采訪時坦言，“過去做國產(chǎn)EDA很難，但如今我們恰好趕上了行業(yè)換代的關(guān)鍵窗口——芯片設(shè)計正從單Die向多Die、從傳統(tǒng)封裝向2.5D/3D先進封裝演進。這個新范式帶來了全新的設(shè)計需求，而這些需求恰恰是我們十多年來持續(xù)打磨的方向。”

圖源 | 硅芯科技官方微信公眾號

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先進封裝與 EDA 的碰撞

技術(shù)變革與新需求

這兩年先進封裝非?；馃?，主要的推動因素有以下兩點：

一方面，過去幾十年，單芯片通過尖端制程和大芯片設(shè)計追求性能提升，但如今已面臨性價比低、物理極限等瓶頸。而先進封裝通過多芯片堆疊，實現(xiàn)了算力密度的跨越式提升，同時打破了傳統(tǒng)單芯片的技術(shù)壁壘。另一方面，地緣政治因素也讓先進封裝成為國內(nèi)突破 "卡脖子" 困境的關(guān)鍵路徑。當(dāng)前主流的堆疊方向可分為橫向（2.5D）與縱向（3D）。

在ICCAD-Expo 2025的峰會演講中，趙毅提到，無論是 CPU、GPU、AI 芯片還是 RISC-V 芯片，多芯片堆疊已成為行業(yè)共識，其核心優(yōu)勢不僅在于產(chǎn)品組合的靈活性，更在于支持硅光等新型技術(shù)的集成應(yīng)用，為異構(gòu)異質(zhì)集成提供了可能。

在先進封裝的發(fā)展下，傳統(tǒng)EDA工具的設(shè)計邏輯和應(yīng)用場景被徹底重構(gòu)，催生出全新的技術(shù)需求和工具板塊。趙毅舉了個例子，國產(chǎn)Interposer已能做到對標(biāo)CoWoS的0.4微米線寬線距，但工程師在實際設(shè)計中，真能用到這個極限嗎？沒有適配的EDA算法支撐，再先進的工藝也難以發(fā)揮價值。無論是布線密度、缺陷建模、熱電耦合仿真，還是多Die測試驗證，都對EDA提出了全新挑戰(zhàn)。

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趙毅表示，“先進封裝所需的EDA，和傳統(tǒng)單芯片EDA有著較大的差異。”堆疊芯片的設(shè)計不是簡單把幾個GDS拼在一起；它需要跨Die的架構(gòu)協(xié)同、跨層級的物理驗證、異構(gòu)集成的仿真建?！@些都要求EDA工具從底層重構(gòu)。

變革主要體現(xiàn)在以下幾個方面：

• 第一，跨維度、跨工藝的算法革新。先進封裝的多芯片堆疊涉及跨垂直緯度、跨 Die 的鏈路設(shè)計，即使是微小的互聯(lián)點，也需要適配不同堆疊方式的專屬算法。同時，不同的互聯(lián)工藝、鍵合工藝、規(guī)模工藝，都要求 EDA 工具具備全新的布局布線算法。

• 第二，跨層級協(xié)同與仿真前移。多芯片堆疊的仿真面臨兩大核心挑戰(zhàn)：跨工藝與跨層級。這要求仿真工具不僅能實現(xiàn)多層級協(xié)同仿真，更要推動 "仿真前移"—— 打破傳統(tǒng)單芯片 "先設(shè)計、后仿真" 的模式，通過設(shè)計與仿真的協(xié)同，將仿真環(huán)節(jié)融入早期設(shè)計流程，大幅縮短迭代周期。

• 第三，DFT架構(gòu)的全面重構(gòu)。單個Die的微小缺陷可能導(dǎo)致整堆芯片失效，因此必須重構(gòu)DFT（可測試性設(shè)計）架構(gòu) —— 不僅底層缺陷類型、電路生成方式不同，測試范式也需革新（例如堆疊前的 Die 級測試至今仍是行業(yè)難題）。這要求EDA工具從缺陷建模、測試流程設(shè)計到冗余自修復(fù)機制，提供全流程解決方案。

• 第四，系統(tǒng)級協(xié)同與特殊規(guī)則適配。多芯片混合堆疊需要實現(xiàn)系統(tǒng)級 LVS（版圖與 schematic 一致性檢查），同時針對先進封裝的特殊工藝規(guī)則，開發(fā)專屬的驗證引擎。此外，驗證環(huán)節(jié)需打破 "IC 設(shè)計與封裝設(shè)計分離" 的傳統(tǒng)模式，實現(xiàn)跨環(huán)節(jié)的協(xié)同驗證。

• 第五，場景化適配與協(xié)同優(yōu)化。多芯片混合集成的架構(gòu)設(shè)計面臨兩大路徑選擇："拿來主義"（集成第三方已封裝好的 Die）與 "劃分重組"（自主選擇 Chiplet 工藝、類型，實現(xiàn)數(shù)字 / 模擬 / 射頻等異構(gòu)集成）。無論哪種路徑，EDA 工具都必須深度適配工藝特性與堆疊場景，不僅要關(guān)注 D2D 互聯(lián)性能，更要參與 Chiplet IO 分布、布線資源規(guī)劃等前端設(shè)計環(huán)節(jié)。

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硅芯科技的解決方案

趙毅自2008年起便投身于2.5D/3D堆疊芯片設(shè)計方法研究，是世界最早期研究前沿芯片架構(gòu)設(shè)計方法的研究團隊之一，并在堆疊芯片EDA后端布局、布線、可測試、可靠性等方面均有世界領(lǐng)先成果。

針對先進封裝帶來的設(shè)計范式變革，硅芯推出了3Sheng平臺——深度適配2.5D/3D 堆疊工藝、覆蓋異構(gòu)異質(zhì)集成場景的全流程 EDA 平臺。

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該平臺有以下幾個特性：①統(tǒng)一平臺架構(gòu)：打破傳統(tǒng) IC 設(shè)計與封裝設(shè)計的割裂，實現(xiàn)從架構(gòu)探索、物理實現(xiàn)、仿真驗證到測試的全流程協(xié)同；②工藝深度適配：支持主流 Bump、鍵合工藝等先進封裝技術(shù)，已與多家工藝廠家完成適配，覆蓋 "拿來主義" 與 "劃分重組" 等不同應(yīng)用場景；③全鏈路工具鏈：包含架構(gòu)設(shè)計探索（支持跨工藝 / 跨層級分析、布線資源預(yù)規(guī)劃）、物理實現(xiàn)（適配 2.5D/3D 不同堆疊方式的布局布線算法）、多層級協(xié)同仿真（支持 Chiplet→PCB 全鏈路仿真前移）、系統(tǒng)級驗證與 DFT 設(shè)計等核心模塊；④標(biāo)準(zhǔn)化適配能力：支持自動生成工具兼容的標(biāo)準(zhǔn)化庫文件，解決不同廠商 Die 的集成適配問題。

趙毅在演講中提到，目前，硅芯科技已與多家先進封裝廠展開合作，通過構(gòu)建覆蓋 RDL、硅中介層、玻璃基板、TSV/TGV 等多類工藝的標(biāo)準(zhǔn)化數(shù)據(jù)庫，把原本分散在流程文檔和經(jīng)驗規(guī)則中的工藝參數(shù)轉(zhuǎn)換成可被設(shè)計工具直接調(diào)用的模型。隨著這些模型接入 3Sheng Integration 平臺，設(shè)計端能夠在早期完成跨工藝互聯(lián)規(guī)劃、寄生參數(shù)評估和熱應(yīng)力預(yù)測，大幅減少后期返工，使多芯粒系統(tǒng)從設(shè)計到驗證能夠順暢推進。

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值得一提的是，作為一家上游的EDA公司，硅芯科技并不止局限于自身的發(fā)展，也非常熱衷于對產(chǎn)業(yè)生態(tài)的聯(lián)合，在此前的多個展會中，都能見到由硅芯科技所主導(dǎo)的先進封裝生態(tài)展區(qū)。

過去，芯片制造（前道）和封裝（后道）涇渭分明，封裝更多被視為“后端工序”。但隨著2.5D/3D先進封裝興起，情況徹底變了——封裝不再只是“包起來”，而是深度參與系統(tǒng)集成，甚至催生了所謂的“中道工藝”。趙毅在采訪時表示，先進封裝和傳統(tǒng)封裝有較大的差異，需要對材料、工藝、良率有更深的技術(shù)積累，這樣才能更快推進Interposer、Hybrid Bonding等尖端技術(shù)。

也正因此，當(dāng)前全球最先進的封裝工藝其實在臺積電，CoWoS、InFO、SoC等技術(shù)都展現(xiàn)出其在封裝領(lǐng)域的水平，成功地將頂尖的晶圓制造能力、前瞻性的戰(zhàn)略布局、多樣化的技術(shù)組合、頂級客戶的深度綁定以及雄厚的資本投入融為一體，自成生態(tài)。

在臺積電不可復(fù)制的情況下，打造由多個環(huán)節(jié)所聚力的生態(tài)鏈更為重要?？吹疆?dāng)前產(chǎn)業(yè)存在的生態(tài)缺位情況，硅芯科技決定著力推動先進封裝生態(tài)的成型。

據(jù)趙毅透露，自今年以來，國內(nèi)諸多頭部先進封裝廠也逐漸加入到生態(tài)的建設(shè)當(dāng)中，開始自建Interposer能力、布局HBM集成產(chǎn)線。大家都意識到，只有把新一代EDA公司、堆疊芯片設(shè)計方法學(xué)提前納入工藝開發(fā)流程，整個產(chǎn)業(yè)生態(tài)才能閉環(huán)?！跋冗M封裝的本質(zhì)是系統(tǒng)工程，只有EDA、設(shè)計、制造、封裝四方協(xié)同，才能真正釋放先進封裝的潛力?！?/strong>

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國產(chǎn)EDA，除了并購，還可以報團取暖

“不要‘全面替代’，而要追求‘差異化突破’”。談及與海外三大EDA廠商的競爭時，趙毅強調(diào)。

趙毅表示，據(jù)其了解，目前全球只有Cadence和Synopsys擁有相對完整的堆疊芯片EDA流程，尤其在Logic+HBM+CoWoS這一主流場景上，他們通過十年積累，已深度耦合HBM協(xié)議、封裝工藝與算法。坦白講，我們在這一賽道短期內(nèi)很難超越。機會在于差異化場景。比如在特定領(lǐng)域領(lǐng)域，客戶需要的是ADC+FPGA+DSP等異構(gòu)芯片在Interposer上的混合集成——這類微系統(tǒng)比標(biāo)準(zhǔn)HBM堆疊更復(fù)雜、約束更多。我們在這些非標(biāo)場景中打磨出獨特的布線與驗證算法，反而形成了局部優(yōu)勢。先在一個細分場景打穿，再反哺通用場景，這才是可行路徑。

值得一提的是，不似海外巨頭那般全流程EDA貫穿，很多本土企業(yè)在如DRC檢查、參數(shù)提取、熱仿真等工具開發(fā)商保持著一定優(yōu)勢，并且通過“多個點工具組合覆蓋流程”的方式，逐步構(gòu)建局部閉環(huán)。

回歸到國產(chǎn)EDA產(chǎn)業(yè)發(fā)展本身，整個行業(yè)已經(jīng)從前些年的百家爭鳴之勢轉(zhuǎn)向大浪淘沙和并購整合期，僅是今年上半年就已經(jīng)出現(xiàn)多起收并購案件。不過，除了并購，趙毅認為圍繞具體場景開展工具級協(xié)作，或許是國產(chǎn)EDA產(chǎn)業(yè)發(fā)展的另一條路。

趙毅表示，隨著系統(tǒng)復(fù)雜度飆升，我們并非要用“多芯片”方案包打天下，而是希望將其與單芯片內(nèi)部的設(shè)計、乃至系統(tǒng)級的功能EDA工具進行深度融合與捆綁。我們的愿景不僅是串聯(lián)起“工藝”和“應(yīng)用場景”，更希望能在EDA行業(yè)內(nèi)促成一次“合縱連橫”。我們正好處于一個獨特的位置，可以通過這種協(xié)作模式，為整個行業(yè)探索出一條新的發(fā)展路徑。