（本文編譯自Semiconductor Engineering）

邊緣端與云端存儲需求的增長，正推動多類應(yīng)用對更高容量閃存的需求持續(xù)攀升。

3D 閃存的技術(shù)迭代周期為12至18個(gè)月，其更新?lián)Q代速度和性能提升幅度遠(yuǎn)超多數(shù)其他半導(dǎo)體器件。每一代新品面市，閃存供應(yīng)商均可實(shí)現(xiàn)讀寫速度提升50%、比特密度提高40%，同時(shí)達(dá)成更低延遲與更高能效的優(yōu)化目標(biāo)。

3D閃存制造商利用微小的深溝槽堆疊和連接存儲單元，以維持如此驚人的技術(shù)迭代速度。這些溝槽隨著每一代產(chǎn)品的推出而變得更小更深。深冷蝕刻作為一項(xiàng)突破性技術(shù)，能夠以僅100納米的孔徑，鉆出數(shù)十億個(gè)深度可達(dá)10微米的溝槽孔，且孔道形態(tài)近乎垂直。在高度重視能效與可持續(xù)發(fā)展的半導(dǎo)體行業(yè)中，這類創(chuàng)新蝕刻設(shè)備相較前代深冷解決方案，能耗降低一半，碳排放減少幅度超80%。

對于NAND閃存的蝕刻工藝而言，關(guān)鍵挑戰(zhàn)在于如何在保持合理蝕刻速率的同時(shí)，確保溝槽從上到下的垂直形態(tài)。建模在優(yōu)化工藝配方方面發(fā)揮著越來越重要的作用，以確保垂直形態(tài)的一致性，避免關(guān)鍵尺寸偏差、彎曲以及存儲器孔內(nèi)部的形狀畸變。即使只有少量數(shù)據(jù)，人工智能技術(shù)也能幫助優(yōu)化這些特征的形態(tài)。這些存儲器形態(tài)之所以如此關(guān)鍵，是因?yàn)樗鼈兊木鶆蛐灾苯雨P(guān)系到NAND閃存的性能，而性能的衡量指標(biāo)是讀寫速度和編程/擦除效率。

3D NAND芯片的主要生產(chǎn)商包括三星電子、西部數(shù)據(jù)、東芝旗下的鎧俠（Kioxa）、SK海力士等。通過堆疊更多更薄的二氧化硅和氮化硅交替層（ON），他們能夠在每一代器件中增加30%的字線數(shù)量。然后，利用深反應(yīng)離子刻蝕（DRIE）技術(shù)在芯片上刻蝕出數(shù)十億個(gè)高縱橫比的圓柱體（深寬比超過50:1）。

DRIE反應(yīng)器優(yōu)先引導(dǎo)離子做垂直運(yùn)動，從而實(shí)現(xiàn)用于深溝槽隔離、硅通孔、MEMS腔體和其他垂直結(jié)構(gòu)的平行形態(tài)。在NAND閃存中，即使這些特征的原子級偏差極其微小，也會降低器件的電性能，導(dǎo)致良率和性能下降，并可能影響其可靠性。

對于一個(gè)孔徑100納米、深度10微米的溝槽孔而言，其允許的剖面偏差僅為10納米?！耙虼耍绻麑?0納米的剖面偏差視為深度的函數(shù)，那么這小于0.1%的剖面偏差，這確實(shí)令人印象深刻，”Lam Research全球蝕刻產(chǎn)品公司副總裁Tae Won Kim表示。

3D NAND如何擴(kuò)展？

3D NAND芯片制造商利用三種關(guān)鍵方法擴(kuò)展其器件（見圖1）。閃存單元可以更緊密地排列（x和y方向擴(kuò)展），或者使用垂直連接進(jìn)行堆疊。自2014年左右業(yè)界從2D NAND過渡到3D NAND以來，閃存制造商主要采用垂直方向的構(gòu)建方式，同時(shí)將邏輯電路放置在存儲陣列下方，以進(jìn)一步縮小尺寸（稱為芯片陣列下，或CUA）。芯片制造商還在不增加面積的情況下增加每個(gè)單元的位數(shù)，從單比特?cái)U(kuò)展到每個(gè)單元4比特（四層單元）及更高，這增加了電壓狀態(tài)的數(shù)量。

圖1：NAND閃存通過減小單元間距和尺寸、堆疊字線以及增加每個(gè)單元的位數(shù)來實(shí)現(xiàn)規(guī)模化。

（圖源：Lam Research）

如何走到這一步？

NAND芯片制造商之間的競爭異常激烈，他們都力求在每個(gè)制造步驟中實(shí)現(xiàn)卓越的均勻性和重復(fù)性。這里展示的是存儲器空穴通道蝕刻。其他重要的NAND高深寬比蝕刻工藝包括：

• 隔離槽：蝕刻區(qū)域，用于隔離字線，確保正常的電氣功能；

• 多層接觸孔：連接不同金屬布線層的孔；

• 階梯結(jié)構(gòu)：用于訪問每一層中的文字行的連接（見圖2）。

垂直通道蝕刻工藝完成后，氧化層、俘獲層和多晶硅溝道會沿著溝槽孔的側(cè)壁沉積。這種結(jié)構(gòu)通常被稱為“通心粉溝道”。

圖2：3D NAND門環(huán)繞式架構(gòu)示意圖。

（圖源：imec）

在大多數(shù)NAND產(chǎn)品中，垂直排列的電荷俘獲單元取代了位于源極/漏極上方的浮柵(FG)晶體管。雖然兩種器件的工作原理類似，但電荷俘獲單元位于沉積在柵極氧化層（源極和漏極之間）的氮化物層中，本質(zhì)上是一個(gè)內(nèi)部帶有氮化硅俘獲層的垂直MOSFET器件。

存儲單元陣列完成后，芯片制造商通常會制造第二層或堆疊層，然后再將其連接成串。“但是，要確保這層厚度約為30μm的堆疊層之間直徑一致，會增加工藝的復(fù)雜性和成本，對高堆疊沉積和高縱橫比蝕刻工藝提出了挑戰(zhàn)，”imec存儲器工藝集成團(tuán)隊(duì)的高級集成研究員 Sana Rachidi 指出。

雖然多層短堆疊結(jié)構(gòu)可以減輕高深寬比蝕刻設(shè)備的性能要求，但也增加了成本和工藝復(fù)雜度，尤其是同一層的多個(gè)存儲單元孔，必須與第二層的單元孔精準(zhǔn)對齊，因?yàn)楹罄m(xù)需要將它們相互連接。因此，技術(shù)研發(fā)面臨著一個(gè)權(quán)衡取舍：是采用需精準(zhǔn)對齊的短堆疊層架構(gòu)，還是進(jìn)一步提升蝕刻工藝性能，在ON堆疊層中蝕刻出更深的溝槽孔。

目前，NAND閃存供應(yīng)商正盡可能地將多個(gè)存儲單元封裝在單層結(jié)構(gòu)中，然后再構(gòu)建第二層。“另一大技術(shù)趨勢是，在獨(dú)立晶圓上完成外圍互補(bǔ)CMOS電路的優(yōu)化制備，再通過混合鍵合技術(shù)將其與存儲單元陣列堆疊鍵合，”Rachidi表示，“為了控制不斷增長的加工成本，他們還在垂直方向上進(jìn)行進(jìn)一步的縮放，即所謂的Z向間距縮放?！?/p>

為什么需要低溫工藝？

在傳統(tǒng)的反應(yīng)離子刻蝕（RIE）工藝中，隨著微孔內(nèi)材料的不斷剝離，刻蝕速率會逐漸下降。21世紀(jì)10年代前后，刻蝕設(shè)備制造商開始探索低溫工藝（0°C至-30°C），以期通過結(jié)合低溫工藝和新型化學(xué)方法，提高RIE系統(tǒng)的生產(chǎn)效率并改善垂直刻蝕效果。

通過保持晶圓的低溫狀態(tài)，高能氟離子和氧離子能夠有效地去除氧化硅-氮化硅堆疊層及其相關(guān)雜質(zhì)。“較低的溫度可以抑制不必要的側(cè)壁刻蝕，同時(shí)增強(qiáng)離子遷移率和轟擊效果，”Lam Research公司的Kim表示。這種超低溫是通過在刻蝕平臺上使用冷卻器以及對晶圓進(jìn)行氦氣冷卻來實(shí)現(xiàn)的。

從化學(xué)角度來看，更高的刻蝕速率源于中性粒子表面擴(kuò)散和物理吸附的增強(qiáng)。重要的是，工藝工程師需要控制孔頂部聚合物的形成，因?yàn)榫酆衔飼璧K離子流到達(dá)溝槽孔底部?！皽喜劭灼拭媸峭ㄟ^精確控制晶圓溫度和氣體化學(xué)性質(zhì)來控制的，這利用了刻蝕側(cè)壁上中性粒子吸附方式隨溫度變化而發(fā)生的從化學(xué)吸附到物理吸附的轉(zhuǎn)變，”Kim解釋道。

所需的蝕刻深度不斷增加。東京電子的Yoshihide Kihara及其同事估計(jì)：“對于未來超過400層的3D NAND芯片，為了維持當(dāng)前的雙層堆疊結(jié)構(gòu)，每層存儲器溝槽孔的蝕刻深度至少需要8μm?！?/p>

這種新型化學(xué)方法既能提高刻蝕速率和溝槽孔深度，又能減少碳排放。東京電子團(tuán)隊(duì)補(bǔ)充道：“通過使用HF氣體進(jìn)行刻蝕，可以大幅降低傳統(tǒng)CF氣體的分壓，從而與第一代低溫工藝相比，溫室氣體的碳排放量可減少84%。”該公司還發(fā)現(xiàn)，少量含磷氣體（PF?）可作為催化劑，促進(jìn)HF與SiO?之間的反應(yīng)，從而在較低溫度下提高刻蝕速率。

低溫蝕刻技術(shù)的需求已經(jīng)非常明確。Kim指出，Lam Research已經(jīng)在用于3D NAND應(yīng)用的生產(chǎn)晶圓廠中安裝了1000個(gè)低溫蝕刻腔。

反應(yīng)離子刻蝕（RIE）可采用兩種類型的反應(yīng)器——電容耦合等離子體（CCP）和電感耦合等離子體（ICP）。通常，ICP更為常用，因?yàn)樗膬蓚€(gè)電極可以獨(dú)立控制離子能量和離子密度，而射頻偏置功率則可將活性離子加速注入刻蝕孔中。

成功蝕刻的另一個(gè)關(guān)鍵要素是用于形成溝槽孔和縫隙的光刻和蝕刻掩模。芯片制造商使用厚厚的非晶碳硬掩模（通過化學(xué)氣相沉積法沉積），并在其上旋涂玻璃和光刻膠，首先對硬掩模進(jìn)行圖案化。這層厚掩模保護(hù)了蝕刻過程中需要保留的ON/ON/ON區(qū)域。

Lam Research 還利用等離子體脈沖在刻蝕模式和鈍化模式之間切換?？涛g過程的副產(chǎn)物非常重要，因?yàn)樗鼈兛梢遭g化側(cè)壁，防止結(jié)構(gòu)彎曲。垂直通道刻蝕的縱橫比已經(jīng)接近70:1，要過渡到100:1的縱橫比，控制起來將更具挑戰(zhàn)性。

未來微縮面臨怎樣的風(fēng)險(xiǎn)？

為了在每一代產(chǎn)品中持續(xù)增加ON層數(shù)，縮小字線之間的Z軸間距（現(xiàn)有器件的Z軸間距約為40nm）似乎是合理的。然而，imec的研究人員警告說，隨著NAND閃存制造商在繼續(xù)使用現(xiàn)有材料的情況下縮小尺寸，會出現(xiàn)兩個(gè)物理問題——橫向電荷遷移和單元間干擾。

電荷遷移和信號干擾會降低閾值電壓、增大亞閾值擺幅、降低數(shù)據(jù)保持時(shí)間并提高編程/擦除電壓。imec的研究人員表示：“當(dāng)進(jìn)一步減小字線層厚度時(shí)，電荷俘獲晶體管的柵極長度也會相應(yīng)縮短。因此，柵極對溝道的控制力逐漸減弱，相鄰單元之間的靜電耦合也隨之增強(qiáng)。除了單元間的干擾外，存儲單元在垂直方向上的縮小還會導(dǎo)致橫向電荷遷移（或垂直電荷損失）。被困在SiN層內(nèi)的電荷往往會穿過垂直方向的SiN層遷移，從而影響數(shù)據(jù)保持時(shí)間?！?/p>

一種可以抑制單元間干擾的工藝改進(jìn)方法是用低介電常數(shù)材料（低k值）的空氣間隙代替字線之間的氧化物介質(zhì)。事實(shí)上，空氣間隙此前已在2D NAND器件中用于此目的。然而，在垂直結(jié)構(gòu)中引入空氣間隙比在平面結(jié)構(gòu)中要困難得多。

Imec最近設(shè)計(jì)了一種可重復(fù)的氣隙方案，該方案在沉積ONO堆疊層之前，先對柵極間氧化層進(jìn)行凹陷處理。氣隙的引入使其與字線自對準(zhǔn)，從而可以精確控制其位置，并提供可擴(kuò)展的解決方案。

結(jié)語

低溫蝕刻是反應(yīng)離子刻蝕工藝的一項(xiàng)關(guān)鍵技術(shù)突破，它能夠在3D NAND器件中形成極深極薄的腔體，用于垂直接觸、隔離槽、階梯接觸和外圍接觸。芯片制造商正在優(yōu)化30余項(xiàng)蝕刻參數(shù)，以確保從頂部到底部關(guān)鍵尺寸(CD)的垂直剖面保持最小變化。

隨著這項(xiàng)極具挑戰(zhàn)性的技術(shù)的推廣應(yīng)用，工藝仿真與人工智能輔助技術(shù)，能夠在無需耗費(fèi)數(shù)百片研發(fā)晶圓的前提下，為蝕刻工藝方案的優(yōu)化發(fā)揮重要作用。這一技術(shù)路徑不僅能節(jié)約成本，還可縮短產(chǎn)品的上市周期。因此，半導(dǎo)體行業(yè)或?qū)⒃谶@類核心制造工序及其他關(guān)鍵制程中，進(jìn)一步加大對虛擬制造技術(shù)的依賴程度。