公眾號(hào)記得加星標(biāo)??，第一時(shí)間看推送不會(huì)錯(cuò)過。

可靠性現(xiàn)在是一個(gè)系統(tǒng)級(jí)問題，涵蓋了從材料和包裝到背面供電測(cè)試的方方面面。

• 芯片組和3D-IC架構(gòu)引入了新的熱機(jī)械應(yīng)力，可能會(huì)影響整個(gè)系統(tǒng)的可靠性。

• 隨著芯片組被組裝成封裝，系統(tǒng)中每個(gè)組件的缺陷率目標(biāo)也變得更加嚴(yán)格。

• 傳統(tǒng)的部門壁壘正在被打破，迫使設(shè)計(jì)團(tuán)隊(duì)解決以前由代工廠負(fù)責(zé)的材料選擇等問題。

數(shù)據(jù)中心對(duì)基于芯片組的架構(gòu)的快速采用，正迫使設(shè)計(jì)的各個(gè)方面發(fā)生巨大變革，從芯片組到封裝再到現(xiàn)場(chǎng)應(yīng)用，無一例外。成本迅速上升，可靠性問題日益突出，以往降低成本并確保設(shè)備按預(yù)期運(yùn)行的方法已難以為繼。

如今，關(guān)注點(diǎn)不再僅僅局限于電遷移和電源完整性，還包括熱機(jī)械應(yīng)力，這些應(yīng)力會(huì)因工作負(fù)載、互連的數(shù)量和類型以及沿 Z 軸方向的設(shè)計(jì)延伸范圍而變化。建模必須精確，并且需要在電路和系統(tǒng)層面都充分理解緩解策略。EDA 工具也在不斷發(fā)展以應(yīng)對(duì)這些問題，并集成了應(yīng)力分析、材料管理和接口驗(yàn)證等新功能。

“對(duì)于芯片組和3D集成電路而言，可靠性是最大的挑戰(zhàn)，”西門子EDA中央工程解決方案總監(jiān)Pratyush Kamal表示?！扒闆r變得非常嚴(yán)峻。芯片組的設(shè)計(jì)必須滿足一定的缺陷率、可靠性和約束條件。假設(shè)你有一個(gè)單片芯片，其設(shè)計(jì)缺陷率（DPPM）為百萬分之十。當(dāng)你決定采用芯片組方案時(shí)，你用兩個(gè)這樣的芯片組代替一個(gè)單片芯片，或者三四個(gè)?，F(xiàn)在，每個(gè)芯片組都可能在封裝內(nèi)單獨(dú)失效，而封裝本身也可能引入新的失效模式。這意味著，為了達(dá)到單個(gè)芯片組的目標(biāo)缺陷率，每個(gè)芯片組都需要設(shè)計(jì)得非常低。這意味著二維設(shè)計(jì)的基本方法必須改變?！?/p>

理論上，芯片組之所以能提供幫助，是因?yàn)樗鼈儽绕舷到y(tǒng) (SoC) 更小、功能更有限，從而降低了復(fù)雜性和差異性，并使其更易于驗(yàn)證、檢查和測(cè)試。“它們不會(huì)帶來更多挑戰(zhàn)，有時(shí)甚至還能簡(jiǎn)化問題，” Cadence的杰出工程師 Moshiko Emmer 表示?！跋胂笠幌?，有人在設(shè)計(jì)一個(gè)系統(tǒng)，與其使用單個(gè) SoC，不如將其分解為多個(gè)芯片組，通常圍繞某些特定功能。這意味著每個(gè)芯片組都是一塊更小的硅片，包含的內(nèi)容也更少。有時(shí)，它包含片上網(wǎng)絡(luò) (NoC) 以及圍繞特定功能的一些特性。在某些情況下，它需要支持更低的時(shí)鐘頻率或更低功耗的場(chǎng)景。芯片組可以簡(jiǎn)化很多事情?！?/p>

圖 1：分解與專業(yè)化。來源：Bryon Moyer

其他人也認(rèn)同這一觀點(diǎn)?！靶酒M（Chiplet）能夠提高可靠性，因?yàn)槟憧梢允褂眠m合特定電路的技術(shù)，” Quadric的首席技術(shù)官兼聯(lián)合創(chuàng)始人 Nigel Drego 表示?！半S著工藝尺寸的縮小，模擬電路的制造變得越來越困難。SRAM 的微縮速度在 3nm 左右就停止了，如果你在努力從工藝中獲得所需的功能，那么你就沒有太多時(shí)間和精力去提高可靠性，因?yàn)槟阒荒軐Ｗ⒂诠δ鼙旧?。如果你能夠使用最適合特定應(yīng)用電路的技術(shù)，那么就會(huì)發(fā)生兩件事。首先是成本降低。如果你能夠?qū)⒛M電路保持在 12nm 的工藝水平——這是一個(gè)非常成熟的工藝，已經(jīng)折舊，電路設(shè)計(jì)師已經(jīng)用它做了很多工作，而且進(jìn)一步縮小工藝尺寸也不會(huì)帶來任何收益——那么為什么不直接使用它呢？”

然而，芯片組的可靠性和良率只是問題的一部分。如今的封裝工藝更加多樣化，用于將這些芯片組連接到中介層或基板上的互連和鍵合方式也各不相同。隨著芯片組技術(shù)的普及，所有這些都可能發(fā)生變化，但這需要時(shí)間。

德雷戈說：“這只是暫時(shí)的，很快就會(huì)解決，因?yàn)榘研酒诺接∷㈦娐钒迳媳劝研酒诺焦杵弦y得多。在硅基板上，由于控制得更好，整體干擾可能會(huì)更小?！?/p>

不過，多芯片組件中有很多新元素，從更薄的芯片和不同的粘合材料到復(fù)雜的互連方案和布局圖。

Synopsys產(chǎn)品營(yíng)銷總監(jiān)Marc Swinnen表示：“除了眾所周知的可靠性問題外，還出現(xiàn)了一系列以前無關(guān)緊要或被歸入封裝層面的新型可靠性問題，就像打開了潘多拉魔盒一樣。在單片設(shè)計(jì)中，人們會(huì)在封裝層面考慮這些問題。但現(xiàn)在，這些問題已經(jīng)涉及到3D-IC的布局規(guī)劃。芯片組和3D-IC的主要可靠性問題是機(jī)械翹曲和應(yīng)力，因?yàn)槁N曲會(huì)導(dǎo)致機(jī)械裂紋。而應(yīng)力不僅會(huì)導(dǎo)致長(zhǎng)期失效，還會(huì)改變器件的電氣性能?！?/p>

EDA公司目前正與代工廠合作，研究應(yīng)力如何影響電子器件的性能。“晶體管在制造過程中就特意預(yù)留了應(yīng)力，以獲得所需的特性，因此應(yīng)力對(duì)于設(shè)計(jì)而言并不陌生，”斯溫寧說道?！暗獠繎?yīng)力會(huì)改變晶體管的電學(xué)特性。我們能否通過計(jì)算來確定應(yīng)力的大?。窟@方面的研究尚未完全完成。”

從芯片到封裝的方法和技術(shù)仍在不斷發(fā)展。“過去，每個(gè)封裝都只有一個(gè)硅芯片，我們采用分而治之的策略，將SoC芯片領(lǐng)域與封裝領(lǐng)域完全割裂開來，”Cadence公司的Emmer說道。“SoC架構(gòu)師、設(shè)計(jì)師、驗(yàn)證工程師、物理設(shè)計(jì)師等等，都專注于SoC內(nèi)部的一切。封裝工作只是在之后進(jìn)行，兩者完全分離。當(dāng)然，雙方之間也存在某種默契，比如‘這些是我需要告知封裝的芯片邊界條件。我需要指出凸點(diǎn)的位置、電氣特性、電源需求等等。當(dāng)然，我的設(shè)計(jì)也基于這些約定，并且滿足這些規(guī)范?！缓蠓庋b會(huì)將這些信息作為輸入，并確保周圍的一切都與之兼容。但兩者是完全獨(dú)立的。芯片設(shè)計(jì)完成后，就進(jìn)行流片。封裝工作在接近流片時(shí)才開始，并在之后繼續(xù)進(jìn)行。而芯片組的出現(xiàn)正在徹底改變這一切。”

熱機(jī)械應(yīng)力

芯片組最大的變化之一是需要關(guān)注熱機(jī)械應(yīng)力，這通常是由于不同材料的熱膨脹系數(shù) (CTE) 不同造成的。

Synopsys 的 Swinnen 解釋說：“在組裝這些芯片時(shí)，他們必須將這些芯片相互推壓，以使鍵合牢固，而制造過程中外部會(huì)產(chǎn)生機(jī)械應(yīng)力?！?“我們多次收到客戶的請(qǐng)求，希望能夠模擬制造過程中產(chǎn)生的應(yīng)力。在與一家代工廠交流時(shí)，他們表示，將這些芯片組裝在一起并相互擠壓時(shí)，將這些微小的焊點(diǎn)壓在一起所需的力并不大。但當(dāng)數(shù)量達(dá)到數(shù)百萬時(shí)，它們所承受的壓力就相當(dāng)大了。此外，芯片允許一定程度的凹形彎曲。凹形彎曲的程度是有限制的，但絕對(duì)不能凸形彎曲。因此，除了內(nèi)部的熱機(jī)械應(yīng)力之外，還必須考慮外部應(yīng)力。此外，還有熱循環(huán)、分層問題以及焊點(diǎn)開裂等問題。這些微小的焊點(diǎn)數(shù)量眾多，它們非常細(xì)小，卻承載著巨大的電流，因此會(huì)引發(fā)可靠性問題。”

3D集成電路帶來了其他挑戰(zhàn)，例如硅通孔（TSV）的連接。“可靠性問題就此凸顯，同時(shí)還有一些傳統(tǒng)問題，例如電源完整性，”斯溫寧說道?！艾F(xiàn)在，一旦完成，就不僅僅是芯片本身的問題了，而是整個(gè)系統(tǒng)的問題，這使得問題變得非常棘手。靜電放電也是如此?，F(xiàn)在，你需要建立貫穿多個(gè)芯片組的靜電放電路徑。如何驗(yàn)證這些路徑的安全性？這確實(shí)加劇了問題的復(fù)雜性。此外，還有一些新的問題，例如機(jī)械應(yīng)力和翹曲，”斯溫寧補(bǔ)充道。

不同的材料帶來了其他挑戰(zhàn)。“芯片設(shè)計(jì)師以前從不用擔(dān)心材料問題，”他說。“代工廠負(fù)責(zé)鋪設(shè)材料，一切都是固定的，僅此而已。但一旦涉及到中介層，在散熱和熱界面方面就出現(xiàn)了各種各樣的選擇和方案。封裝人員以前總是會(huì)遇到一些問題，而現(xiàn)在芯片設(shè)計(jì)師必須更多地參與其中。因此，材料選擇和材料管理方面面臨著迫在眉睫的挑戰(zhàn)?！?/p>

從工藝技術(shù)入手

由于電路可靠性始于工藝技術(shù)，因此大部分關(guān)注點(diǎn)都集中在工藝技術(shù)上?！爱?dāng)我們觀察鰭式場(chǎng)效應(yīng)晶體管（FinFET）、納米片以及大量的邏輯門時(shí)，它們看起來非常均勻——至少在一定的金屬層厚度范圍內(nèi)是如此，”西門子EDA的Kamal說道?！霸谇岸斯に嚕‵EOL）中，晶體管層上的鰭片是連續(xù)的。但即使在前端工藝中也存在挑戰(zhàn)。例如，一家代工廠在制造基本的與非門（NAND gate）時(shí)就出現(xiàn)了大規(guī)模失敗，這種門由兩個(gè)串聯(lián)的晶體管組成。在一個(gè)標(biāo)準(zhǔn)單元中，有兩種類型的連接，一種是I/O連接，另一種是電源傳輸連接。那么，哪個(gè)節(jié)點(diǎn)更容易受到噪聲的影響呢？”

當(dāng)1000個(gè)標(biāo)準(zhǔn)單元實(shí)例被放置在芯片上時(shí)，它們所處的環(huán)境截然不同?！斑@些工藝中存在大量的局部和全局差異，而且隨著工藝復(fù)雜性的增加，這種差異也在不斷增大，”Kamal說道?！澳阈枰_保電路節(jié)點(diǎn)不易受噪聲干擾。你需要控制I/O的時(shí)序，使其在布局布線過程中不會(huì)發(fā)生太大變化。你需要在布局上盡可能地集中I/O，使其位于標(biāo)準(zhǔn)單元內(nèi)部，而不是暴露在標(biāo)準(zhǔn)單元的邊界之外。這家代工廠的做法恰恰相反。你應(yīng)該使用電源和接地來連接標(biāo)準(zhǔn)單元外部的左右兩側(cè)，并使用標(biāo)準(zhǔn)連接來連接I/O。但他們卻反其道而行之。結(jié)果，當(dāng)團(tuán)隊(duì)嘗試對(duì)這些庫(kù)單元進(jìn)行布局布線時(shí)，他們無法使σ之間的時(shí)序閉合?！?/p>

在芯片和3D集成電路設(shè)計(jì)中，晶體管級(jí)的問題更為復(fù)雜?！半m然設(shè)計(jì)人員在標(biāo)準(zhǔn)單元層面能做的有限，但代工廠可以，因?yàn)樗麄兲峁?kù)單元，”Kamal說道。“代工廠必須確保在設(shè)計(jì)這些庫(kù)單元時(shí)考慮到這些基本要素。以觸發(fā)器為例，任何鎖存器結(jié)構(gòu)都存在故障點(diǎn)?？绠牻徊妗㈦妷寒牻徊?、疇交叉和復(fù)位疇交叉等問題，在設(shè)計(jì)標(biāo)準(zhǔn)單元時(shí)都必須非常仔細(xì)地考慮。目標(biāo)DPPM必須比以往任何時(shí)候都更低?！?/p>

然后，在模塊級(jí)別，復(fù)位域交叉必須精心設(shè)計(jì)，因?yàn)閷?duì)于芯片組和3D集成電路而言，目前流程中存在一個(gè)致命缺陷。當(dāng)芯片返廠后發(fā)現(xiàn)無法正常工作時(shí)，工程團(tuán)隊(duì)需要進(jìn)行調(diào)試。

“您使用 IJTAG 接口來查看芯片內(nèi)部，但有時(shí)您會(huì)發(fā)現(xiàn)一半的元件狀態(tài)為 0，另一半元件狀態(tài)為 1，這就是故障的原因，”Kamal 解釋道?！暗?，在您重新設(shè)計(jì)和重新制作掩模之前（因?yàn)檠谀３杀靖哌_(dá) 2000 萬或 3000 萬美元），您需要進(jìn)行更多調(diào)試。您需要確保您的假設(shè)是正確的。我們使用聚焦離子束 (FIB)，從硅片的背面進(jìn)行操作，并對(duì)電路進(jìn)行修改，因?yàn)榫w管位于前端工藝層 (FEOL)。我們通常限制 FIB 的使用范圍，使其靠近晶體管的源極和漏極以及柵極。從背面操作很容易。目前背面沒有金屬層。而正面則有很多金屬層，您不能切穿它們，否則會(huì)損壞電路?！?/p>

但背面供電技術(shù)的出現(xiàn)改變了這一切，英特爾從20納米（20A）工藝開始采用這項(xiàng)技術(shù)?！叭绻阌^察一個(gè)3D-IC堆疊結(jié)構(gòu)，你會(huì)發(fā)現(xiàn)每個(gè)3D-IC堆疊結(jié)構(gòu)都會(huì)有一層背面帶有金屬層，所以你不能再使用FIB工藝了，”他說道。 “既然失敗已不再是選項(xiàng)，我們?cè)撊绾螒?yīng)對(duì)？

在模擬電路中，我們采用基本的冗余設(shè)計(jì)。如今，我們?cè)谄囶I(lǐng)域采用雙重甚至三重冗余。在汽車領(lǐng)域，我們使用鎖步核心等技術(shù)，但這是一種成本極高的冗余方式?，F(xiàn)在，我們必須將這種粗略的冗余概念細(xì)化，因?yàn)?D-IC的成本很高。這些2nm制程節(jié)點(diǎn)極其昂貴。我們必須不斷優(yōu)化它們。我們不能采用兩個(gè)雙核處理器，一個(gè)發(fā)生故障時(shí)，另一個(gè)就派上用場(chǎng)。服務(wù)器目前就是這么做的。英特爾之所以還能最大限度地利用其處理器，是因?yàn)槠湓O(shè)計(jì)的特性——大量重復(fù)，允許部分故障。在多個(gè)計(jì)算領(lǐng)域，我們都采用了這種做法，但在移動(dòng)領(lǐng)域以及3D-IC技術(shù)的應(yīng)用領(lǐng)域，布局或架構(gòu)的同質(zhì)性并不高。冗余固然重要，但我們需要以更低的成本來實(shí)現(xiàn)它?！边@樣就可以實(shí)現(xiàn)最佳冗余，而不僅僅是復(fù)制核心?！?/p>

將這些基礎(chǔ)可靠性策略與系統(tǒng)級(jí)集成的實(shí)際情況相結(jié)合，凸顯了隨著復(fù)雜性的增加，采用整體方法的重要性。鑒于此，討論的重點(diǎn)轉(zhuǎn)向了在單個(gè)系統(tǒng)中管理多個(gè)芯片時(shí)至關(guān)重要的架構(gòu)和封裝方面的考量。

在設(shè)計(jì)多芯片芯片時(shí)，必須在架構(gòu)和規(guī)劃階段考慮封裝因素，這與傳統(tǒng)的 SoC 項(xiàng)目生命周期相比，時(shí)間點(diǎn)非常早。

Cadence公司的Emmer表示：“當(dāng)你考慮構(gòu)建一個(gè)由多個(gè)芯片組成的系統(tǒng)時(shí)，首先，你可以構(gòu)建更大的系統(tǒng)，并且可以在同一個(gè)封裝中集成更多的硅片。這些芯片是獨(dú)立的，是獨(dú)立的芯片單元，你需要考慮一些因素來確保你的設(shè)計(jì)符合規(guī)范。例如，如果你想為邊緣設(shè)備開發(fā)產(chǎn)品，你需要滿足特定的可靠性要求。如果你想為數(shù)據(jù)中心或基礎(chǔ)設(shè)施領(lǐng)域開發(fā)產(chǎn)品，則需要考慮不同的方面。當(dāng)我設(shè)計(jì)一個(gè)由芯片組成的系統(tǒng)時(shí)，芯片采用的是成熟的工藝節(jié)點(diǎn)還是較新的工藝技術(shù)并不重要。通常情況下，我們會(huì)看到兩者的混合使用，我不僅需要考慮如何在各個(gè)芯片之間分配組件，還需要考慮如何將這些芯片集成在一起。此外，我還需要選擇使用哪種集成解決方案?！?/p>

芯片集成有多種選擇?！拔覀兛梢酝ㄟ^基板進(jìn)行更簡(jiǎn)單的集成，例如有機(jī)基板、簡(jiǎn)單的UCIE封裝，以及標(biāo)準(zhǔn)封裝集成，”Emmer說道?！拔覀兛梢允褂弥薪閷踊驑蚪悠鬟M(jìn)行更高級(jí)的集成，并排或堆疊芯片以及混合鍵合技術(shù)也正在發(fā)揮作用。所有這些都需要在架構(gòu)和設(shè)計(jì)階段就加以考慮。業(yè)界還需要引入新的EDA解決方案和工具來驗(yàn)證這些條件，因?yàn)閺目煽啃缘慕嵌葋砜?，互連可靠性失效的途徑可以分為兩類。一類是互連線本身，無論是信號(hào)還是電流，都會(huì)導(dǎo)致金屬線隨時(shí)間推移而退化。這是其中一種類型。更常見且更棘手的失效發(fā)生在任何連接處，任何線路與其他元件之間的接口處?！?/p>

隨著這些架構(gòu)和集成方面的挑戰(zhàn)得到解決，研究可靠性問題在新形勢(shì)下如何演變至關(guān)重要。這體現(xiàn)了現(xiàn)代芯片技術(shù)及其相關(guān)封裝解決方案的持續(xù)發(fā)展以及由此產(chǎn)生的獨(dú)特可靠性考量。

“就目前的芯片而言，尤其是在這個(gè)領(lǐng)域仍處于發(fā)展初期，所有研發(fā)工作仍在進(jìn)行的情況下，它還不是一項(xiàng)成熟的技術(shù)，并非所有產(chǎn)品都已完全投入生產(chǎn)，我們目前看到的只是微小的進(jìn)步，”埃默爾說道?！八匀惶幱诳焖侔l(fā)展階段。我們需要關(guān)注一些新的因素，這些因素會(huì)影響到連接部件以及用于傳輸信號(hào)的材料本身的可靠性。例如，RDL中介層。這是一個(gè)全新的技術(shù)。信號(hào)如何在其中傳播？這對(duì)可靠性有何影響？”

有些情況下，設(shè)計(jì)可能勉強(qiáng)符合規(guī)格要求。但即使在芯片封裝完成后進(jìn)行了測(cè)試，并且測(cè)試結(jié)果顯示合格，芯片在實(shí)際應(yīng)用中仍然可能出現(xiàn)故障。

“隨著系統(tǒng)問題越來越多，你需要能夠在封裝級(jí)別進(jìn)行這種類型的驗(yàn)證，其中還要包括超出邊界規(guī)格的信息（就像我們過去所做的那樣）——以及在進(jìn)行封裝級(jí)分析時(shí)芯片的內(nèi)部信息，”埃默說。 “可靠性是其中至關(guān)重要的一部分，它不僅考察實(shí)際接口和實(shí)際連接，還考察需要通過線路傳輸?shù)男盘?hào)。如果兩個(gè)芯片并排集成，信號(hào)需要傳輸?shù)木嚯x就會(huì)增加?？梢詫?UCIe 視為連接兩個(gè)芯片的接口。這是一種并排連接。芯片并非位于接口上方。它們之間的距離并非為零。它們之間存在一個(gè)中介層。中間有一個(gè)接口將它們連接起來。使用 UCIe，這種連接可達(dá) 25 毫米。因此，我們需要考慮從芯片級(jí)的微米級(jí)精度提升到芯片間級(jí)的毫米級(jí)精度。這種信號(hào)必須保持可靠且不受干擾。我需要在構(gòu)建系統(tǒng)之前對(duì)其進(jìn)行測(cè)試或模擬。否則，我將無法保證其運(yùn)行。展望未來 5 到 10 年——屆時(shí)可能會(huì)出現(xiàn)芯片市場(chǎng)，您可以將芯片放在貨架上，任何人都可以購(gòu)買?！睂⑵浼傻较到y(tǒng)中——所有這些都需要明確規(guī)定。芯片的邊界也需要明確規(guī)定，因?yàn)槟銦o法預(yù)知誰會(huì)將其集成到系統(tǒng)中，采用何種封裝，以及與其他哪些組件集成。所有這些都必須定義并標(biāo)準(zhǔn)化，但目前這方面還沒有統(tǒng)一的標(biāo)準(zhǔn)。

結(jié)論

芯片組具有變革芯片行業(yè)的潛力，能夠顯著提升芯片的靈活性和可擴(kuò)展性。但它們也帶來了一些復(fù)雜的挑戰(zhàn)，涉及可靠性、集成性和標(biāo)準(zhǔn)化等問題，必須從開發(fā)初期就認(rèn)真應(yīng)對(duì)。盡管封裝和接口標(biāo)準(zhǔn)的進(jìn)步令人鼓舞，但成本和接口知識(shí)產(chǎn)權(quán)方面仍然存在的擔(dān)憂凸顯了持續(xù)合作與創(chuàng)新的必要性。

為了實(shí)現(xiàn)這一切，業(yè)界必須優(yōu)先考慮穩(wěn)健的驗(yàn)證方法，以確保無縫集成和長(zhǎng)期功能性。最終，基于芯片組的系統(tǒng)的成功將取決于技術(shù)進(jìn)步與解決這些懸而未決問題的切實(shí)方案之間的平衡。

https://semiengineering.com/chiplets-and-3d-ics-add-new-electrical-and-mechanical-challenges/

（來源：semiengineering）

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個(gè)人觀點(diǎn)，半導(dǎo)體行業(yè)觀察轉(zhuǎn)載僅為了傳達(dá)一種不同的觀點(diǎn)，不代表半導(dǎo)體行業(yè)觀察對(duì)該觀點(diǎn)贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀察。

今天是《半導(dǎo)體行業(yè)觀察》為您分享的第4319期內(nèi)容，歡迎關(guān)注。

加星標(biāo)??第一時(shí)間看推送

求推薦