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CoWoS、CoPoS、CoWoP 三大先進封裝技術詳解

隨著摩爾定律逐漸逼近物理極限，芯片制程微縮效益有限，業(yè)界正尋求新的破口，而先進封裝（Advanced Packaging）成為近年最受矚目的技術之一。隨著臺積電的CoWoS產(chǎn)能逐漸供不應求，業(yè)界陸續(xù)出現(xiàn)CoPos、CoWoP等新技術，但這兩個技術和CoWoS差在哪里？何時開始導入？《科技新報》整理相關信息帶你一次看。

從下圖可以看到，其實CoWoS、CoPos、CoWoP堆疊方式有些不同，例如CoPoS主要是將中介層改成面板RDL；CoWoP則是通過開發(fā)技術含量較高的PCB主機板，來取代IC載板。

接著，我們來仔細介紹這三項技術的主要差異，但在此之前，要先了解這些延伸技術的根源──臺積電的先進封裝CoWoS。

臺積電先進封裝技術CoWoS，還細分為CoWoS-S、CoWoS-R、CoWoS-L路線圖

CoWoS是臺積電的2.5D、3D封裝技術，可分成「CoW」和「WoS」來看。

CoW（Chip-on-Wafer）是芯片堆疊，WoS（Wafer-on-Substrate）則是將芯片堆疊在基板上，所以CoWoS（Chip-on-Wafer-on-Substrate）的意思是把芯片堆疊起來，再封裝于基板上，最終形成2.5D、3D的形態(tài)，可節(jié)省芯片的空間，同時減少功耗和成本。

CoWoS是先將邏輯芯片與HBM（高帶寬存儲器）安裝在硅中介層（Interposer）上，通過中介層內(nèi)部微小金屬線來整合左右不同芯片的電子信號，同時經(jīng)由硅穿孔（TSV）來連接下方基板，將信號導向下方，最終通過金屬球（凸塊）與外部電路銜接。

其中，CoWoS技術又分成CoWoS-R、CoWoS-L和CoWoS-S三種技術，因中介層材質(zhì)不同，成本也有所差異，客戶可依據(jù)自身條件選擇合適的技術。

目前成本最高的是CoWoS-S，因為其中介層采用「硅」（Silicon），也是主流方案，如NVIDIA H100、AMD MI300都使用CoWoS-S。然而，CoWoS-S因使用高純度硅材與TSV制程，加工難度大，且中介層面積受光刻機臺限制，封裝尺寸上限大約為2500平方毫米。

▲CoWoS-S

Source：臺積電，下同

CoWoS-R采用InFO中用到的互連技術，其中介層使用RDL（重布線層）來連接小芯片，支持彈性封裝設計，適合對成本較為敏感的AI ASIC應用、網(wǎng)通設備或邊緣AI。

▲CoWoS-R

至于CoWoS-L，其成本介于CoWoS-S、CoWoS-R之間，中介層使用LSI（局部硅互連，Local Silicon Interconnect）和RDL，即局部區(qū)域以硅中介層串聯(lián)芯片，其他區(qū)域用RDL或基板，實現(xiàn)密集的芯片與芯片連接，支持高達12顆HBM存儲器的堆疊應用，可說結(jié)合CoWoS-S和CoWoS-R/InFO的技術優(yōu)點。

▲CoWoS-L

臺積電高效能封裝整合處處長侯上勇在Semicon Taiwan 2024專題演講中提到，由于頂部芯片（Top Die）成本非常高，CoWoS-L是比CoWoS-R、CoWoS-S更能滿足所有條件的最佳方案，因此臺積電會從CoWoS-S逐步轉(zhuǎn)移至CoWoS-L，并稱CoWoS-L是未來藍圖要角。

有趣的是，也有人認為CoWoS-L意思是「Large」，專為超大型AI訓練平臺與高整合度應用而設計，延續(xù)CoWoS-S架構(gòu)，但進一步突破硅中介層尺寸限制，開發(fā)可支持超過2500平方毫米的超大面積中介層技術。

▲CoWoS技術路線圖

Source：科技新報整理

CoWoS「面板化」！解決成本、大尺寸芯片翹曲問題

了解CoWoS的技術分支后，接著來聊聊CoPoS和CoWoP。

由于AI芯片越來越大、設計越來越復雜，傳統(tǒng)的圓形晶圓在面積利用率和封裝效率逐漸受限，因此開始走向「以方代圓」，以面板（Panel）取代晶圓（Wafer），將芯片排列在矩形基板上，最后再通過封裝制程連接到底層的載板上，讓多顆芯片可以封裝一起，也就是所謂的「CoPoS」（Chip-on-Panel-on-Substrate）。

▲CoPoS示意圖

Source：亞智科技

CoPoS是將芯片排列在方形「面板RDL層」，取代原來圓形的硅中介層，強化不同導電層與材料間的電路互連布局，提升面積利用率與產(chǎn)能。此外，因?qū)氩ＡЩ蛩{寶石等新材料，方形尺寸可進行多顆芯片封裝、整合不同尺寸芯片，同時支持更大光罩、緩解芯片越大越明顯的翹曲問題。

業(yè)界分析，CoPoS是CoWoS-L或CoWoS-R的「矩形」變形概念，將傳統(tǒng)300毫米硅晶圓改為方形面板設計，尺寸310×310毫米、515×510毫米或750×620毫米等，目前供應鏈研發(fā)方向皆以臺積電釋出的規(guī)格為主。不過CoPoS初步選定的尺寸為310×310毫米。

業(yè)界傳出，臺積電預計2026年設立首條CoPoS實驗線，目標2028年底至2029年之間實現(xiàn)量產(chǎn)，第一個客戶就是NVIDIA。此外，未來CoPoS封裝的方向，主要鎖定AI等高階應用，采用CoWoS-R制程的將鎖定博通，CoWoS-L則目標服務NVIDIA及AMD。

至于CoPoS與FOPLP（扇出型面板級封裝，F(xiàn)an-out Panel Level Packaging）差異在哪？前者用于AI高階芯片、中介層材料是從硅轉(zhuǎn)為玻璃，而后者用于PMIC、RFIC等低成本芯片的成熟制程，并不需要中介層，直接通過RDL互連。

砍掉封裝基板、BGA，CoWoP能成為CoWoS下個主要路線嗎？

「CoWoP」（Chip-on-Wafer-on-Platform PCB），是今年新出現(xiàn)的先進封裝路線。

該消息來自“華爾街見聞”，是NVIDIA從業(yè)12年的技術人員Anand Mannargudi在公司內(nèi)部技術的簡報上的內(nèi)容。目前有消息稱，NVIDIA將在Rubin GPU系列的GR150芯片上，同時采用CoWoP與CoWoS兩種封裝技術。

▲CoWoP圖示

Source：華爾街見聞、JPM

從圖片可知，CoWoS包括GPU等邏輯IC、HBM、中介層、封裝基板（Package Substrate），但實際上，封裝基板下還要通過BGA（球柵陣列，Ball Grid Array）與PCB主機板（Platform PCB）連接。

由于CoWoS結(jié)構(gòu)堆疊的「層級過多」，如同蓋樓一樣不斷堆疊，但當樓層越高的時候，信號和電力要從底部傳輸?shù)巾敇堑木嚯x就越長，損耗、成本也高。

因此，CoWoP打算把部分樓層拿掉，即直接砍掉成本高昂的封裝基板和BGA，并開發(fā)出技術含量較高的PCB主機板，使其直接承擔高精密度信號與電源布線，再將「芯片和中介層」這個組合直接安裝在PCB主機板上。如此一來，芯片信號可直接從中介層走到PCB主機板，使互連路徑更短、提升信號完整性、散熱更好等。

目前NVIDIA正在測試CoWoP技術，而臺系供應鏈業(yè)者也證實，取代ABF載板的PCB主機板已正式送樣給NVIDIA進行測試驗證。

▲CoWoS、CoPoS、CoWoP技術進展

Source：科技新報整理

等等，那WMCM技術又是什么？

雖然這次主要都在講CoWoS和其延伸路線，但今年還有一個「WMCM」（晶圓級多芯片模塊，Wafer-Level Multi-Chip Module）也相當值得關注，因為蘋果2026年將推出iPhone 18，其搭載的A20處理器將使用這項技術。

據(jù)悉，WMCM是臺積電InFO-PoP的升級版，為臺積電與蘋果共同研發(fā)、屬于「蘋果專用」的封裝技術。

InFO-PoP是將存儲器直接堆疊在移動處理器上方，當存儲器容量增加時，散熱便成為問題。因此，WMCM是通過將IC邏輯芯片與DRAM進行平面封裝，取代傳統(tǒng)上下堆疊的方式，以RDL取代中介層。

▲WMCM示意圖

（Source：投資伊森YouTube截圖）

由于WMCM使SoC、DRAM等不同元件在晶圓階段即整合完成，再切割為單顆芯片，因此不需要使用中介層或基板來連接晶粒，可改善散熱與信號完整性。

▲InFO和WMCM技術比較

（Source：科技新報）