當(dāng)下人工智能對(duì)芯片的需求呈指數(shù)級(jí)增長(zhǎng)，這種趨勢(shì)不僅體現(xiàn)在數(shù)量上，更體現(xiàn)在性能、架構(gòu)、能效、成本的全維度升級(jí)。

在2025集成電路發(fā)展論壇（成渝）暨三十一屆集成電路設(shè)計(jì)業(yè)展覽會(huì)（ICCAD-Expo 2025）上，臺(tái)積電（中國(guó)）總經(jīng)理羅鎮(zhèn)球表示，AI 正在觸發(fā)半導(dǎo)體產(chǎn)業(yè)的下一波全鏈爆發(fā)。為了滿足 AI 對(duì)算力、帶寬、功耗的極致需求，臺(tái)積電把戰(zhàn)場(chǎng)切成“云-管-端”三線并進(jìn)，讓供應(yīng)商在同一套技術(shù)平臺(tái)上同臺(tái)競(jìng)技。

圖：臺(tái)積電（中國(guó)）總經(jīng)理 羅鎮(zhèn)球

羅總稱，當(dāng)下半導(dǎo)體工藝發(fā)展的核心驅(qū)動(dòng)力表面上看是算力的持續(xù)攀升，但實(shí)際上，晶圓制造領(lǐng)域更為關(guān)注的是芯片能效比的優(yōu)化。原因在于，隨著算力提升、集成度大幅增加，芯片被壓縮到極小的空間內(nèi)，散熱難題愈發(fā)凸顯。因此，不斷提升芯片能效比成為解決散熱問(wèn)題的關(guān)鍵所在。

羅總分析，過(guò)往經(jīng)驗(yàn)表明，能效比大致每?jī)赡昃湍芴嵘?倍。未來(lái)仍會(huì)保持這一提升速度，不過(guò)這需要付出巨大努力，既要研發(fā)新的晶體管架構(gòu)、采用新型材料，又要實(shí)現(xiàn)設(shè)計(jì)與工藝的深度融合優(yōu)化，即DTCO。同時(shí)，設(shè)計(jì)架構(gòu)需革新，封裝技術(shù)也要升級(jí)，甚至要開展系統(tǒng)級(jí)封裝，并配合軟件協(xié)同優(yōu)化。這需要全行業(yè)從業(yè)者在不同領(lǐng)域攜手奮進(jìn)，共同推動(dòng)算力與能效比的持續(xù)提升。

羅總對(duì)臺(tái)積電現(xiàn)階段所采用的技術(shù)發(fā)展路徑與規(guī)劃進(jìn)行了全面且深入的介紹。

先進(jìn)封裝

羅總稱，早在2012年，臺(tái)積電就推出了一款創(chuàng)新封裝架構(gòu)。該架構(gòu)以中間的SoC芯片為核心，兩側(cè)搭配HBM，通過(guò)Interposer實(shí)現(xiàn)與HBM的高速集成連接，具備極高的帶寬，這一技術(shù)目前已進(jìn)入大批量生產(chǎn)階段。目前，臺(tái)積電在該領(lǐng)域已取得多項(xiàng)成果，正積極推進(jìn)3D封裝技術(shù)。

羅總表示，高帶寬內(nèi)存方面，從HBM2、HBM3到HBM4持續(xù)迭代升級(jí)。在升級(jí)過(guò)程中，處理各DRAM層的信號(hào)時(shí)，需在底部搭載一個(gè)Base Die。當(dāng)前，臺(tái)積電正與DRAM廠商展開合作，由臺(tái)積電負(fù)責(zé)Base Die的制造，DRAM廠商專注DRAM生產(chǎn)，以此加速HBM技術(shù)的迭代進(jìn)程。

此外，Interposer的作用不止于簡(jiǎn)單連接，臺(tái)積電會(huì)在其中嵌入眾多小型芯片，如 DTC、IVR及主動(dòng)元件等，再將其集成到堆疊結(jié)構(gòu)中。這種Chip on Wafer on Substrate（CoWoS）技術(shù)，既是未來(lái)發(fā)展方向，目前也正逐步成為現(xiàn)實(shí)。

TSMC-SoIC是兩個(gè)芯片直接堆疊，鍵和間距將會(huì)迭代到6微米。而未來(lái)會(huì)縮至3微米的bond pitch,從而進(jìn)一步加大芯片之間的連接密度。事實(shí)上臺(tái)積電從2023年到2028年，連接的密度增加20倍，這歸功于硅光子。時(shí)延方面，由于銅線走的距離變短了，時(shí)延會(huì)縮短到原來(lái)的1/20。

3納米工藝技術(shù)

羅總表示，3納米或許將成為最后一代FinFET技術(shù)，同時(shí)也是最為成熟、好用的一代。臺(tái)積電的N3E工藝早在幾年前便已開啟大規(guī)模量產(chǎn)，主要應(yīng)用于高性能計(jì)算與人工智能領(lǐng)域的產(chǎn)品。

羅總補(bǔ)充，在此基礎(chǔ)上，臺(tái)積電進(jìn)一步推出了優(yōu)化后的N3P工藝，該工藝自去年第四季度起投入生產(chǎn)。為滿足多樣化的市場(chǎng)需求，臺(tái)積電針對(duì)不同應(yīng)用場(chǎng)景，精心開發(fā)了多種N3工藝變體。其中，N3X工藝以速度見(jiàn)長(zhǎng)，專為高速計(jì)算及CPU設(shè)計(jì)，能夠充分釋放極致性能； N3A工藝則憑借其卓越的可靠性與穩(wěn)定性，成為汽車電子領(lǐng)域的理想之選；而N3C工藝，“C”寓意著超高性價(jià)比，對(duì)于成本敏感型產(chǎn)品而言，無(wú)疑是極具吸引力的解決方案。

僅在3納米這一技術(shù)上，臺(tái)積電便推出了多達(dá)6種差異化工藝，旨在全方位滿足不同客戶的多元化需求。

特殊工藝平臺(tái)

臺(tái)積電的布局并非僅聚焦于先進(jìn)工藝、先進(jìn)封裝以及硅光子技術(shù)，在特殊工藝平臺(tái)的開發(fā)上同樣成果斐然，涵蓋汽車電子、低功耗、射頻、非揮發(fā)性存儲(chǔ)器、高電壓等多個(gè)領(lǐng)域。

羅總分析，以超低功耗平臺(tái)為例，臺(tái)積電從55納米制程起便引入低電壓設(shè)計(jì)，初始電壓為0.9V。隨著技術(shù)迭代，40納米制程時(shí)電壓降至0.7V，22納米制程進(jìn)一步降至0.6V，目前該平臺(tái)已實(shí)現(xiàn)0.4V的超低電壓。電壓的持續(xù)降低直接帶動(dòng)功耗顯著下降，這一特性使其成為AIoT產(chǎn)品的理想選擇。除了降低電壓，臺(tái)積電還推出了低功耗、低漏電的 SRAM macro。相較于常規(guī) SRAM macro，其漏電流僅為前者的 1/10。

在汽車電子工藝平臺(tái)方面，臺(tái)積電已實(shí)現(xiàn)N7A、N5A制程的批量生產(chǎn)，并正全力研發(fā)N3A制程。每一代新工藝在性能上均有顯著提升：速度較前代提高15%至20%，在相同功耗下速度提升幅度可達(dá)30%至40%。對(duì)于汽車電子領(lǐng)域而言，產(chǎn)品可靠性至關(guān)重要，臺(tái)積電通過(guò)嚴(yán)格把控DPPM，持續(xù)降低故障率，為汽車電子產(chǎn)品的穩(wěn)定運(yùn)行提供堅(jiān)實(shí)保障。

臺(tái)積電還成功推出了兩種全新的特殊工藝——RRAM與MRAM。

羅總解釋，RRAM工藝復(fù)雜度較低，且在同邏輯工藝協(xié)同度上表現(xiàn)突出，而MRAM工藝則在耐久性、數(shù)據(jù)保持能力和寫入速度上優(yōu)于RRAM，不過(guò)其工藝復(fù)雜度較高，且抗磁干擾性能相對(duì)較弱?；谶@兩種工藝的不同特性，臺(tái)積電將針對(duì)不同應(yīng)用場(chǎng)景進(jìn)行精準(zhǔn)布局。目前，這兩種工藝已在28納米和22納米節(jié)點(diǎn)實(shí)現(xiàn)突破，并正持續(xù)向更先進(jìn)制程邁進(jìn)。

此外，臺(tái)積電還推出了創(chuàng)新的傳感器技術(shù)——橫向溢流整合電容LOFIC (Lateral Overflow Integrated Capacitor)。該技術(shù)能夠顯著提升High Dynamic Range，并有效增強(qiáng)解析度。

羅總總結(jié)，AI既是一場(chǎng)充滿未知與挑戰(zhàn)的全新征程，也是我們共同憧憬的美好未來(lái)。臺(tái)積電將持續(xù)輸出尖端晶圓制造技術(shù)、封裝解決方案與硅光子創(chuàng)新成果，并針對(duì)不同應(yīng)用場(chǎng)景開發(fā)專屬工藝平臺(tái)。

—— 芯榜 ——