Factorio 2.0更新才兩個(gè)月，有人把Verilog編譯器塞進(jìn)了游戲里。不是Mod，是純?cè)嫠{(lán)圖。輸入一段硬件描述語言，輸出能在傳送帶上跑起來的RISC-V處理器——還能執(zhí)行C程序的"hello world"。

這相當(dāng)于在游戲里用樂高積木搭出了一臺(tái)能開機(jī)的電腦，而樂高公司根本不知道自家積木還能這么玩。

從"試試看"到"真能跑"

項(xiàng)目作者Peaboff的本意很簡(jiǎn)單：學(xué)Rust，順便玩一下編譯器。他選了Yosys做前端——這是個(gè)開源的綜合工具，能把Verilog轉(zhuǎn)成RTL（寄存器傳輸級(jí)）中間表示。后端自己用Rust寫，負(fù)責(zé)把RTL映射到Factorio的算術(shù)/判定運(yùn)算器，再解決物理布局和藍(lán)圖生成。

但野心很快膨脹。他陸續(xù)塞進(jìn)了Lua腳本、基于egui的節(jié)點(diǎn)編輯器（同時(shí)支持Web和原生）、組合器模擬器、圖劃分算法、SVG可視化、整數(shù)線性規(guī)劃求解器，還有超參數(shù)優(yōu)化。

最折騰的是物理布局。Peaboff花了整整一個(gè)月把布線問題建模成ILP（整數(shù)線性規(guī)劃），發(fā)現(xiàn)設(shè)計(jì)空間爆炸到求解器根本扛不住。 scrap掉，換模擬退火。寫代碼，上規(guī)模，崩掉，重寫——這套循環(huán)在物理規(guī)劃階段重復(fù)了好幾次。

他的原話是："學(xué)Rust最好的方式就是扎進(jìn)一個(gè)野心過大的項(xiàng)目，然后別心疼你剛寫的那些代碼。"

RISC-V32在傳送帶上活了

項(xiàng)目目前的巔峰成果：編譯了一個(gè)Ultra-embedded RISC-V32核心，在游戲里跑C程序。

示例代碼很樸素——向VRAM設(shè)備循環(huán)輸出字符串。但想想這個(gè)執(zhí)行鏈：C源碼→RISC-V匯編→機(jī)器碼→Verilog描述的處理器→RTL→Factorio運(yùn)算器網(wǎng)絡(luò)→游戲內(nèi)物理電路。每一層都是真實(shí)的語義轉(zhuǎn)換，沒有作弊。

GitHub倉庫里躺著完整工具鏈。Web端的組合器模擬器可以直接預(yù)覽電路行為，不用啟動(dòng)游戲。

技術(shù)社區(qū)的反應(yīng)分成兩派。硬件背景的人驚訝于Yosys+Rust的膠水能力；Factorio老玩家更關(guān)心模擬退火算法怎么解決布線擁堵——這比手工鋪電路省心太多。也有人吐槽：都2024年了，為什么還在用2.0剛更新的特性做這種"學(xué)術(shù)表演"?

Peaboff的回應(yīng)藏在項(xiàng)目描述里：這本來就是"軟件實(shí)驗(yàn)的大雜燴"，每個(gè)模塊都是他感興趣的技術(shù)點(diǎn)。RISC-V能跑起來屬于意外之喜，證明架構(gòu)選對(duì)了。

游戲即硅片的隱喻

Factorio的運(yùn)算器系統(tǒng)圖靈完備，這是社區(qū)早驗(yàn)證過的事實(shí)。但圖靈完備和"能跑真實(shí)工業(yè)級(jí)處理器架構(gòu)"之間，隔著巨大的工程鴻溝。

Verilog2Factorio的價(jià)值在于打通了這條鴻溝。它把硬件設(shè)計(jì)流程的抽象層級(jí)完整保留：行為級(jí)→RTL→門級(jí)→物理實(shí)現(xiàn)。游戲內(nèi)的傳送帶和機(jī)械臂只是最底層的"印刷電路板"，上層的數(shù)字邏輯設(shè)計(jì)完全復(fù)用真實(shí)世界的工具和方法論。

這對(duì)教育場(chǎng)景很有意思。學(xué)生可以用真實(shí)的Verilog代碼，在零硬件成本的情況下觀察時(shí)序、競(jìng)爭(zhēng)冒險(xiǎn)、流水線沖突。Peaboff的模擬器甚至支持單步調(diào)試——比某些FPGA開發(fā)板的體驗(yàn)還直觀。

但別指望用它替代正經(jīng)的芯片設(shè)計(jì)流程。Factorio的運(yùn)算器有固定的傳播延遲，時(shí)鐘頻率被游戲 tick rate 硬限制，面積效率更是災(zāi)難。一個(gè)RISC-V核心鋪開的藍(lán)圖，在真實(shí)硅片上可能只占幾平方毫米。

它更像是一面鏡子：當(dāng)你把游戲機(jī)制壓榨到極限，會(huì)發(fā)現(xiàn)它和真實(shí)工程的約束驚人地相似——資源、時(shí)序、布局，只是換了一套皮膚。

開源社區(qū)的分工痕跡

項(xiàng)目依賴鏈暴露了現(xiàn)代EDA（電子設(shè)計(jì)自動(dòng)化）的生態(tài)格局。Yosys處理Verilog解析和綜合，Rust負(fù)責(zé)后端代碼生成，egui解決跨平臺(tái)GUI，Lua提供腳本擴(kuò)展。Peaboff沒有重復(fù)造輪子，而是把成熟工具縫合進(jìn)游戲語境。

這種"膠水工程"在Rust社區(qū)很常見。語言的所有權(quán)系統(tǒng)和零成本抽象，適合處理RTL這種樹形中間表示的轉(zhuǎn)換。C++當(dāng)然也能寫，但Peaboff作為新手，Rust的編譯器報(bào)錯(cuò)幫他避開了大量?jī)?nèi)存問題——"撕掉重寫"的迭代成本因此降低。

模擬退火取代ILP的決策，也體現(xiàn)了工程直覺對(duì)理論優(yōu)雅的勝利。ILP能保證最優(yōu)解，但求解時(shí)間隨電路規(guī)模指數(shù)增長(zhǎng)；模擬退火犧牲全局最優(yōu)，換來可接受的運(yùn)行時(shí)間和夠用的局部最優(yōu)。芯片布局布線領(lǐng)域，這套權(quán)衡已經(jīng)存在幾十年。

Peaboff只是重新發(fā)現(xiàn)了一次。

項(xiàng)目下一步會(huì)往哪走？他提到了超參數(shù)優(yōu)化，暗示模擬退火的退火 schedule 還有調(diào)參空間。節(jié)點(diǎn)編輯器的用戶體驗(yàn)也需要打磨——目前更像程序員工具，而非設(shè)計(jì)師友好的可視化環(huán)境。

但最吸引人的問題是：如果Factorio的電路系統(tǒng)再復(fù)雜一點(diǎn)，比如支持異步邏輯或多時(shí)鐘域，這個(gè)編譯器架構(gòu)還能撐住嗎？還是說，游戲機(jī)制的簡(jiǎn)化恰恰是它能work的前提？