在半導(dǎo)體行業(yè)，設(shè)計(jì)一款領(lǐng)先的集成電路（IC）一直被視為硬件工程的巔峰挑戰(zhàn)之一。通常情況下，從架構(gòu)定義到最終流片（Tape-out），需要?jiǎng)虞m數(shù)百人的工程團(tuán)隊(duì)協(xié)作，研發(fā)生產(chǎn)周期長(zhǎng)達(dá) 18 至 36 個(gè)月，投入數(shù)億美元。高昂的容錯(cuò)成本使“一次性成功”成為剛需，為此，驗(yàn)證環(huán)節(jié)甚至占據(jù)了總工作量的 50% 以上。

然而，就在最近，芯片設(shè)計(jì)初創(chuàng)公司 Verkor 發(fā)布的一項(xiàng)研究打破了這一常態(tài)。其開發(fā)的自主 AI 智能體——Design Conductor（簡(jiǎn)稱 DC），僅憑一份219 字的自然語(yǔ)言需求文檔，在短短 12 小時(shí)內(nèi)，便獨(dú)立完成了從微架構(gòu)設(shè)計(jì)到可供流片的 GDSII（物理版圖數(shù)據(jù)）的全流程。由此誕生的 VerCore CPU，不僅主頻高達(dá) 1.48 GHz、具備運(yùn)行 Linux 的能力，其性能更直逼 2011 年時(shí)期的主流商用處理器。這也是目前已知的首個(gè)由自主代理完整構(gòu)建出的工作級(jí)CPU。

圖 | Verkor 團(tuán)隊(duì)為 DC 提供的需求文檔（來(lái)源：arXiv:2603.0871）

Design Conductor：半導(dǎo)體設(shè)計(jì)的“數(shù)字指揮官”

與簡(jiǎn)單的代碼補(bǔ)全工具不同，Design Conductor 是一個(gè)具備長(zhǎng)時(shí)程推理能力和復(fù)雜工具調(diào)用能力的自主代理系統(tǒng)。其核心架構(gòu)旨在解決硬件工程中極為嚴(yán)苛的功耗、性能、面積（PPA）多目標(biāo)約束。在系統(tǒng)架構(gòu)與基礎(chǔ)設(shè)施層面，為應(yīng)對(duì)電子設(shè)計(jì)自動(dòng)化（EDA）極其密集的計(jì)算需求，DC 采用了云端擴(kuò)展架構(gòu)。

其內(nèi)部由多個(gè)關(guān)鍵模塊協(xié)同工作。首先是 LLM 推理引擎與上下文管理，DC 使用了尖端大語(yǔ)言模型作為決策中樞；為防止信息過(guò)載導(dǎo)致推理質(zhì)量下降，系統(tǒng)又引入了上下文管理模塊，實(shí)時(shí)監(jiān)控并優(yōu)化跨并發(fā)會(huì)話的 Token 使用。

其次是跨迭代的自主內(nèi)存系統(tǒng)承擔(dān)知識(shí)庫(kù)功能，負(fù)責(zé)存儲(chǔ)技術(shù)需求、代碼庫(kù)信息和設(shè)計(jì)規(guī)則。它確保智能體在長(zhǎng)達(dá) 12 小時(shí)的任務(wù)中保持邏輯連續(xù)性。最后則是分布式執(zhí)行環(huán)境：智能體運(yùn)行在裝有專業(yè) EDA 工具的虛擬機(jī)或容器中，能夠直接編寫并運(yùn)行 Verilog 代碼、執(zhí)行邏輯仿真和物理合成。

DC 的工作模式模仿了傳統(tǒng)工程團(tuán)隊(duì)的職能分工，通過(guò)多個(gè)子智能體（Subagents）執(zhí)行鏈?zhǔn)搅鞒?，?shí)現(xiàn)“多角色”協(xié)同的自動(dòng)化工作流。其中設(shè)計(jì)規(guī)劃模塊負(fù)責(zé)分析用戶需求，生成微架構(gòu)方案；邏輯實(shí)現(xiàn)與評(píng)審模塊可生成 Verilog RTL 代碼及配套測(cè)試平臺(tái)，通過(guò)設(shè)計(jì)評(píng)審智能體分析流水線沖突等潛在缺陷。接著，系統(tǒng)集成模塊隨即匯聚各個(gè)模塊，利用 RISC-V 標(biāo)準(zhǔn)指令集模擬器 Spike 進(jìn)行全系統(tǒng)驗(yàn)證。

此外，當(dāng)測(cè)試失敗時(shí)，智能體還能自動(dòng)解析 VCD（值變轉(zhuǎn)儲(chǔ)）文件并將其轉(zhuǎn)換為 CSV 格式，對(duì)比硬件狀態(tài)與架構(gòu)狀態(tài)，通過(guò)根因分析精準(zhǔn)定位邏輯錯(cuò)誤。最后，PPA 收斂是最關(guān)鍵的一步。智能體可根據(jù)后端工具生成的時(shí)序、功耗和面積報(bào)告，迭代修改 RTL（如添加前推邏輯 Forwarding 或重構(gòu)算術(shù)單元），直到滿足性能指標(biāo)。

圖 | DC的設(shè)計(jì)指揮架構(gòu)（來(lái)源：arXiv:2603.08716）

12小時(shí)的結(jié)晶：VerCore 處理器深度解析

為驗(yàn)證 DC 的實(shí)戰(zhàn)能力，Verkor 團(tuán)隊(duì)設(shè)定了一個(gè)極具挑戰(zhàn)性的目標(biāo)：在基于亞利桑那州立大學(xué)開發(fā)的 7nm 預(yù)測(cè)工藝設(shè)計(jì)包 ASAP7 工藝下，構(gòu)建一款支持 Linux 的 RISC-V CPU。

在 12 小時(shí)內(nèi)，DC 展現(xiàn)出令人驚嘆的計(jì)算強(qiáng)度與工程精細(xì)度。項(xiàng)目運(yùn)行周期內(nèi)累計(jì)處理的 Token 流達(dá)到數(shù)十億量級(jí)，堪稱深層推理馬拉松。芯片設(shè)計(jì)對(duì)邏輯嚴(yán)密性的要求近乎苛刻，系統(tǒng)必須通過(guò)精密的上下文管理模塊，在長(zhǎng)時(shí)程的會(huì)話中不斷同步技術(shù)規(guī)范與設(shè)計(jì)規(guī)則，確保智能體在處理龐大的 Verilog 代碼庫(kù)時(shí)不會(huì)因信息過(guò)載而產(chǎn)生邏輯幻覺。

這種跨越的底層支撐正是前文提到的那套高度自動(dòng)化的“開發(fā)-驗(yàn)證-修復(fù)”閉環(huán)體系。在編寫出支持 RV32I 基礎(chǔ)指令集與 ZMMUL 高性能乘法擴(kuò)展的 RTL 代碼后，為達(dá)到極限頻率，DC 智能體還經(jīng)歷了多輪物理合成迭代，不斷調(diào)整邏輯深度與前推路徑。

在這種持續(xù)的反饋優(yōu)化下，結(jié)果沒有令人失望。VerCore 最終成功在 1.48 GHz 的高頻下達(dá)成時(shí)序閉合，并以 2809 μm2 的極精簡(jiǎn)面積（不含緩存）實(shí)現(xiàn)了 3261 分的 CoreMark 跑分。對(duì)比來(lái)看，這一性能水平與 2011 年中期的 Intel Celeron SU2300（雙核 1.2 GHz）相當(dāng)，但考慮到其是在 12 小時(shí)內(nèi)由 AI 獨(dú)立設(shè)計(jì)完成的，效率提升已達(dá)指數(shù)級(jí)。

在 VerCore 的開發(fā)過(guò)程中，DC 還展現(xiàn)出令人驚嘆的硬件優(yōu)化直覺。為了達(dá)到 1.6 GHz 的預(yù)期目標(biāo)，智能體在沒有明確人類指令的情況下，自主實(shí)施了包含早期分支解析（在解碼階段即進(jìn)行分支處理以降低延遲）、前推邏輯（獨(dú)立解決數(shù)據(jù)相關(guān)性沖突）等在內(nèi)的多項(xiàng)高級(jí)特性，還構(gòu)建了一個(gè)平衡的 4 級(jí) Booth-Wallace 乘法器。實(shí)驗(yàn)顯示，該模塊在隔離狀態(tài)下主頻可飆升至 2.57 GHz。

圖 | DC自主生成的最終物理設(shè)計(jì)輸出（來(lái)源：arXiv:2603.08716）

AI 真的“懂”硬件嗎？

盡管 DC 在實(shí)戰(zhàn)中展現(xiàn)了卓越性能，但研究團(tuán)隊(duì)同時(shí)揭示了 AI 在硬件設(shè)計(jì)中與人類工程師不同的獨(dú)特思維邏輯及局限性。

例如，研究人員發(fā)現(xiàn)，AI 智能體目前更多依賴于“反饋-糾錯(cuò)”循環(huán)。DC 最初設(shè)計(jì)的前推邏輯可能導(dǎo)致關(guān)鍵路徑過(guò)長(zhǎng)，但它無(wú)法直接預(yù)見這一問題，而是在接收到 EDA 工具的時(shí)序違例報(bào)告后，才開始通過(guò)迭代嘗試來(lái)縮短路徑。

另外，大模型主要基于順序執(zhí)行的軟件代碼訓(xùn)練，但硬件描述語(yǔ)言（HDL，如 Verilog）本質(zhì)上是由并發(fā)和事件驅(qū)動(dòng)的。因此，這種軟件思維與并發(fā)邏輯的天然沖突，讓 AI 有時(shí)誤認(rèn)為減少代碼行數(shù)就能縮短時(shí)序路徑，然而，這在硬件設(shè)計(jì)中并不總是成立。

實(shí)驗(yàn)還證明，“提示詞工程“對(duì)智能體而言依然相當(dāng)關(guān)鍵，輸入需求的質(zhì)量有時(shí)甚至?xí)Q定輸出結(jié)果。Verkor 指出，必須在需求中包含可度量的指標(biāo)。例如，若文檔中未明確要求“每指令周期數(shù)（CPI）≤ 1.5”，DC 可能就會(huì)生成一個(gè)功能正確但性能極差的設(shè)計(jì)。AI 需要明確的性能錨點(diǎn)來(lái)引導(dǎo)其測(cè)試平臺(tái)進(jìn)行針對(duì)性優(yōu)化。

（來(lái)源：arXiv:2603.08716）

硅片設(shè)計(jì)也將打破壟斷，迎來(lái)民主化？

除了技術(shù)上的突破，Design Conductor 的成功或預(yù)示半導(dǎo)體產(chǎn)業(yè)結(jié)構(gòu)將發(fā)生劇變。原本 18-36 個(gè)月的流片周期有望在 AI 助力下壓縮至 3~6 個(gè)月；此前，許多針對(duì)特定領(lǐng)域、低產(chǎn)量的定制芯片設(shè)計(jì)，由于研發(fā)成本過(guò)高，被認(rèn)為不具商業(yè)可行性。AI 智能體將進(jìn)一步降低設(shè)計(jì)門檻，讓專用芯片的開發(fā)變得廉價(jià)且快速。

（來(lái)源：arXiv:2603.08716）

對(duì)于人類工程師而言，他們將從低級(jí) RTL 編寫和繁瑣的 Bug 修復(fù)中解脫出來(lái)，轉(zhuǎn)而擔(dān)任“首席架構(gòu)師”的角色，專注于戰(zhàn)略目標(biāo)設(shè)定和高層級(jí)架構(gòu)指導(dǎo)。另外，初步測(cè)試顯示，DC 的內(nèi)存系統(tǒng)和子智能體結(jié)構(gòu)可以擴(kuò)展支持包含數(shù)百萬(wàn)行 Verilog 代碼的項(xiàng)目。目前其已在嘗試設(shè)計(jì) 13 級(jí)亂序執(zhí)行（Out-of-Order）處理器，為硅片設(shè)計(jì)提供超大規(guī)模復(fù)雜性支持

一直以來(lái)，硬件設(shè)計(jì)都是一項(xiàng)高度受限的多目標(biāo)耦合工程，但 Verkor 的這項(xiàng)研究證明，自主 AI 智能體完全足以勝任這種復(fù)雜任務(wù)。通過(guò) 200 余字的文檔、半天內(nèi)就能生成 1.5 GHz 的處理器，我們離“芯片隨需而變”的未來(lái)已不再遙遠(yuǎn)。正如 Verkor 團(tuán)隊(duì)所言，AI 正在攻克芯片設(shè)計(jì)的“最后邊疆”。

參考內(nèi)容：

https://www.alphaxiv.org/overview/2603.08716v1

https://www.lesswrong.com/posts/uix7mr2DyjeJ5pmaL/an-agent-autonomously-builds-a-1-5-ghz-linux-capable-risc-v

https://verkor.io/

https://github.com/riscv-software-src/riscv-isa-sim

https://www.eembc.org/coremark/