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隨著技術進步，芯片設計變得越來越難，這是眾所周知的事實。圍繞這些問題的討論大多集中在海量人工智能工作負載帶來的挑戰(zhàn)以及向異構多芯片設計轉型所面臨的難題上。雖然這些確實存在問題，但還有一個潛在因素使情況變得更加糟糕：先進節(jié)點擴展的投資回報率正在以大多數(shù)團隊尚未量化的方式被壓縮。

三十年來，摩爾定律一直是經濟發(fā)展的引擎。如今，在3納米及以下制程工藝階段，這股引擎的動力正在減弱。盡管代工廠承諾大幅提升功耗、性能和面積（PPA），但對大多數(shù)設計團隊而言，現(xiàn)實卻如同“性能海市蜃樓”。盡管在3納米環(huán)柵（GAA）和FinFET工藝遷移方面投入了數(shù)十億美元，但這些進步所承諾的性能提升中很大一部分仍然遙不可及。這些性能提升往往被犧牲掉，以留出僅僅用于彌補建模不確定性的“裕量”。我們不妨將這種時鐘裕量的結構性膨脹稱為“悲觀墻”。

好消息是，這個裕量并非物理定律所定。它可以被安全地回收并重新定向，以適應真正的硅工藝極限。稍后會詳細介紹。但首先，讓我們回答這個問題：什么是3nm工藝的悲觀壁壘？為什么它會引發(fā)經濟危機？答案首先在于理解裕量是如何積累的——以及為什么這種積累會對經濟產生如此重大的影響。

危機剖析

在3nm工藝中，時鐘簽核保護帶已膨脹至總時鐘周期的25%至35%。這并非可有可無，而是基于抽象的簽核方法所導致的結構性后果。以下數(shù)據(jù)突顯了這種結構性裕度膨脹的驅動機制。

以下數(shù)據(jù)反映了先進節(jié)點程序普遍存在的趨勢。雖然具體數(shù)值因設計而異，但結構模式是一致的。

2.5倍過度設計陷阱：將28nm時代的驗收假設應用于3nm設計，會迫使設計人員將時鐘

網(wǎng)絡設計得比實際需要的高出2.5倍。這樣一來，你往往是在為芯片本身并不需要的緩沖器、面積和布線復雜性買單。

近閾值危險區(qū)：當電壓接近器件閾值時，延遲特性會呈現(xiàn)指數(shù)級非線性變化。標準靜態(tài)時序分析 (STA) 會過度線性化這些效應，為了保持“安全”，會強制引入相當于時鐘周期8% 到 12%的“不確定性”。

抖動黑洞：電源引起的抖動 (PSIJ) 和同時切換會消耗5% 到 10%的裕量。傳統(tǒng)工具將其視為靜態(tài)估計值。

所有這些影響都掩蓋了悲觀情緒背后有用的空間。

深入探究悲觀主義之墻

每一皮秒不必要的裕量都會直接影響項目的最終結果。下表列出了可能導致總時鐘裕量累積到 25%–35% 范圍內的各項因素：

以上觀點各自都站得住腳，并且都基于先進的節(jié)點物理學原理。真正造成悲觀論調的是這些觀點的累積疊加。

在基于抽象的簽核流程中，電壓敏感性、抖動、老化和變異性通常被獨立且保守地評估。由于電氣交互作用無法在時間和電壓上同時解析，因此最壞情況假設會不斷疊加。

硅的性能并沒有下降35%。問題在于我們的抽象方法變得越來越保守。需要明確的是，問題不在于晶體管器件模型本身。這種結構性的悲觀主義源于基于抽象的時序方法以及獨立疊加的最壞情況假設，這些假設只是近似地描述了電學行為，而不是直接求解。

經濟后果——一場正在醞釀的危機

放棄10-15%的可回收時鐘裕度并非建模上的小問題——它可能造成巨大的競爭劣勢。讓我們更深入地了解一下其中的原因。

功耗懲罰：由于動態(tài)功耗與電壓的平方成正比，裕量降低 10% 會導致動態(tài)時鐘功耗降低約 18%–20%?？紤]到時鐘網(wǎng)絡消耗SoC 30%–40% 的功耗，這通常決定著一個設計能否在其細分市場中領先，還是會因過熱而限制自身性能。

營收損失（產品分檔）：在 3 GHz 的目標頻率上，通過挽回約 10% 的利潤，可以實現(xiàn)300 MHz 的頻率提升。在大批量生產中，即使將 10% 的產量轉移到高端性能產品檔位，也能帶來數(shù)億美元的增量收入，而這些收入目前卻因不確定性而損失。

面積效率低下：抽象驅動的裕量迫使單元尺寸大幅增大，導致時鐘樹面積增加 10% 至 15%。這會使芯片尺寸膨脹，并增加數(shù)百萬芯片的單位成本。

現(xiàn)場故障：業(yè)界對寬泛“保護帶”的依賴實際上增加了風險：

• 隱蔽故障 – 寬泛的裕量“掩蓋”了特定的電氣故障，例如軌到軌或占空比問題，直到這些故障在現(xiàn)場出現(xiàn)。

• 老化風險 – 應用“全局老化稅”忽略了特定路徑的應力，導致芯片雖然通過了流片，但在現(xiàn)場卻過早退化。

解決方案：全時物理強制執(zhí)行

這場危機源于一個事實：模型已經跟不上物理學的發(fā)展了。

解決結構性悲觀問題的最直接方法是用電學分辨率取代時序抽象和估計，具體做法是對整個時鐘進行詳細、精確的 SPICE 分析。但迄今為止，由于兩個原因，這種方法并不實際。首先，在如此規(guī)模的網(wǎng)絡上運行標準 SPICE 程序會耗費大量時間，并消耗大量（且昂貴的）計算資源。其次，標準 SPICE 程序甚至無法加載如此規(guī)模的網(wǎng)絡。

問題不再是悲觀壁壘是否存在——物理學已經證明它的存在。問題在于你的方法論能否在競爭對手之前將其揭示出來。

在先進節(jié)點上，競爭力越來越取決于能夠安全地去除多少不必要的裕量，而不是能夠增加多少裕量。

3nm工藝的悲觀壁壘并非硅技術的局限性，而是建模技術的局限性。

那些直接解決物理問題而不是近似解決物理問題的團隊，將重新獲得其他團隊因不確定性而不斷放棄的性能、能源效率和產量。

（來源：編譯自semiwiki）

*免責聲明：本文由作者原創(chuàng)。文章內容系作者個人觀點，半導體行業(yè)觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業(yè)觀察對該觀點贊同或支持，如果有任何異議，歡迎聯(lián)系半導體行業(yè)觀察。

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