文 | 半導(dǎo)體產(chǎn)業(yè)縱橫

先進(jìn)封裝，正成為近日半導(dǎo)體市場(chǎng)的行業(yè)熱詞。一邊是光刻機(jī)龍頭ASML正式把槍口對(duì)準(zhǔn)先進(jìn)封裝，一邊是博通開始出貨 3.5D XDSiP 先進(jìn)封裝平臺(tái)首款 SoC 芯片。

這一系列動(dòng)作的背后，指向一個(gè)清晰的行業(yè)共識(shí)：摩爾定律步入下半場(chǎng)，單純依靠制程微縮的路徑已然越走越窄。而先進(jìn)封裝，正成為半導(dǎo)體產(chǎn)業(yè)未來十年的關(guān)鍵增長(zhǎng)極，也是行業(yè)核心競(jìng)爭(zhēng)的全新賽道。

要理解這一變革的必然性，需先穿透先進(jìn)制程瓶頸下，芯片行業(yè)面臨的兩大核心困局。

01 芯片微縮，走進(jìn)死胡同

過去半個(gè)多世紀(jì)，半導(dǎo)體產(chǎn)業(yè)的核心敘事始終圍繞“晶體管微縮”展開。每一次制程工藝的迭代（從28nm到7nm，再到3nm、2nm），本質(zhì)都是通過縮小晶體管尺寸，在單一芯片晶圓上集成更多晶體管，從而實(shí)現(xiàn)性能提升、功耗降低的“雙重紅利”。這一邏輯支撐了行業(yè)數(shù)十年的高速增長(zhǎng)，成為芯片產(chǎn)業(yè)發(fā)展的核心驅(qū)動(dòng)力。

但如今，這條被驗(yàn)證無數(shù)次的賽道，已觸達(dá)不可逾越的天花板。

從物理層面看，當(dāng)晶體管尺寸逼近原子量級(jí)，傳統(tǒng)的硅基CMOS技術(shù)面臨根本性挑戰(zhàn)：晶體管柵極漏電問題日益嚴(yán)重，量子隧穿效應(yīng)導(dǎo)致芯片穩(wěn)定性大幅下降，信號(hào)傳輸延遲難以優(yōu)化。即便是目前最先進(jìn)的3nm工藝，其晶體管密度已接近物理極限，進(jìn)一步微縮帶來的性能增益已呈邊際遞減——每推進(jìn)一納米，所需的技術(shù)突破難度呈指數(shù)級(jí)上升。

從成本角度看，先進(jìn)芯片制造依賴極紫外光刻（EUV）等核心設(shè)備，而全球僅少數(shù)企業(yè)能掌握EUV技術(shù)，設(shè)備采購成本超1.5億美元/臺(tái)。同時(shí)，制程微縮對(duì)原材料純度、生產(chǎn)環(huán)境潔凈度的要求近乎苛刻，進(jìn)一步推高了晶圓廠的運(yùn)營(yíng)成本。這一點(diǎn)，從臺(tái)積電的晶圓報(bào)價(jià)中便可讀出：

物理極限的束縛與經(jīng)濟(jì)成本的重壓，共同宣告了“單一依賴制程微縮”的時(shí)代走向終結(jié)。技術(shù)路徑的瓶頸，倒逼行業(yè)跳出“尺寸之爭(zhēng)”，尋找新的性能提升路徑。

而先進(jìn)封裝，正是破解這雙重困局的最佳答案。

02 先進(jìn)封裝的戰(zhàn)場(chǎng)，早已涇渭分明

先進(jìn)封裝的核心邏輯，是“異構(gòu)集成、系統(tǒng)重構(gòu)”——它不再執(zhí)著于單芯片的制程精進(jìn)，而是通過封裝級(jí)的技術(shù)創(chuàng)新，實(shí)現(xiàn)多芯片、異質(zhì)芯片的高效整合，用系統(tǒng)級(jí)的全局優(yōu)化，彌補(bǔ)單芯片的性能短板。

目前全球主流的先進(jìn)封裝技術(shù)，主要分為四大路線，每條路線都有自己明確的核心戰(zhàn)場(chǎng)、解決的核心矛盾，以及對(duì)應(yīng)的產(chǎn)業(yè)格局。

第一條路線，是2.5D/3D封裝，該技術(shù)也是當(dāng)前高端算力的核心載體。作為AI大模型、HPC、高端GPU的剛需技術(shù)，2.5D/3D封裝主攻極致互聯(lián)帶寬與超低延遲，直接決定高端算力芯片的性能釋放。

其中，2.5D封裝通過中介層實(shí)現(xiàn)了高密度互連—— 中介層多采用硅或玻璃材料，通過重布線層（RDL）與硅通孔（TSV）構(gòu)建精細(xì)互連網(wǎng)絡(luò)，芯片先與中介層鍵合，再通過中介層連接至基板。硅中介層的布線密度遠(yuǎn)高于傳統(tǒng)有機(jī)基板，可實(shí)現(xiàn)微米級(jí)線寬與線距，大幅縮短芯片間互連距離，使信號(hào)帶寬提升 3-5 倍，功耗降低 40% 左右；而玻璃中介層憑借更低的介電損耗與更優(yōu)的熱穩(wěn)定性，成為下一代 2.5D 封裝的核心材料方向。典型應(yīng)用包括 AI 加速卡、高端 GPU（如 NVIDIA H100）、數(shù)據(jù)中心芯片，臺(tái)積電 CoWoS、英特爾 EMIB 等技術(shù)均是 2.5D 封裝的成熟代表，目前已實(shí)現(xiàn)大規(guī)模量產(chǎn)。

3D 封裝則徹底打破平面限制，以“垂直堆疊” 實(shí)現(xiàn)集成密度的質(zhì)的飛躍，是高端封裝的核心形態(tài)。其核心邏輯是將多片芯片（邏輯芯片、內(nèi)存芯片等）垂直疊加，通過硅通孔或混合鍵合技術(shù)實(shí)現(xiàn)層間直接互連，無需中介層中轉(zhuǎn) —— 這也是 3D 與 2.5D 封裝的本質(zhì)區(qū)別。英特爾Foveros、三星X-Cube技術(shù)現(xiàn)已落地，是下一代超算與旗艦AI芯片的核心方向。

這類技術(shù)盡管領(lǐng)先，但面臨成本高昂、制造工藝復(fù)雜的問題，還受制于供應(yīng)鏈高度集中（尤其是臺(tái)積電 CoWoS 產(chǎn)能緊張）帶來的產(chǎn)能依賴與生態(tài)壁壘。

第二條路線，為Chiplet封裝。其核心是將龐大SoC拆分為多個(gè)功能芯粒，按需選擇最優(yōu)制程代工，再通過封裝整合實(shí)現(xiàn)完整功能。比如，將最關(guān)鍵的模塊（如計(jì)算核心）用先進(jìn)制程，把I/O、存儲(chǔ)等對(duì)制程不敏感的模塊用成熟制程，從而在整體性能和成本之間取得平衡。AMD便憑借Zen架構(gòu)Chiplet方案，在x86 CPU市場(chǎng)實(shí)現(xiàn)了份額的快速攀升。國內(nèi)方面，長(zhǎng)電科技、通富微電等龍頭已實(shí)現(xiàn)規(guī)模化突破，多款國產(chǎn)Chiplet架構(gòu)芯片落地。

Chiplet技術(shù)雖然實(shí)現(xiàn)了靈活的設(shè)計(jì)和成本優(yōu)化，但面臨著多芯粒集成帶來的設(shè)計(jì)復(fù)雜度高、互聯(lián)標(biāo)準(zhǔn)統(tǒng)一難以及潛在的系統(tǒng)級(jí)協(xié)同驗(yàn)證風(fēng)險(xiǎn)。

第三條路線，是扇出型封裝（Fan-Out）。如果說2.5D/3D是高端專屬，扇出型封裝就是實(shí)現(xiàn)高性能與成本平衡的優(yōu)選方案，它摒棄傳統(tǒng)基板與引線框架，晶圓級(jí)直接制造重布線層（RDL），不僅顯著縮小了封裝體積、提升了散熱效率，還提供了比2.5D封裝更具競(jìng)爭(zhēng)力的成本優(yōu)勢(shì)。

扇出型封裝盡管性價(jià)比突出，但在面對(duì)極致I/O密度和超大規(guī)模集成需求時(shí)，其電氣性能和設(shè)計(jì)靈活性相比2.5D/3D封裝仍存差距。

第四條路線，是SiP系統(tǒng)級(jí)封裝。SiP是消費(fèi)電子、可穿戴設(shè)備、物聯(lián)網(wǎng)、車載電子等碎片化場(chǎng)景的首選，核心滿足“小體積、全功能、快落地”需求。通過將處理器、存儲(chǔ)、傳感器、射頻等多類芯片整合進(jìn)單一封裝體，SiP實(shí)現(xiàn)完整系統(tǒng)功能，具備研發(fā)周期短、適配性強(qiáng)、集成度高的優(yōu)勢(shì)，是碎片化需求場(chǎng)景的高性價(jià)比方案。蘋果iPhone、AirPods全系列大規(guī)模采用，國內(nèi)車載、IoT廠商也依托SiP快速實(shí)現(xiàn)產(chǎn)品量產(chǎn)。

雖非參數(shù)最頂尖，但SiP是應(yīng)用范圍最廣、離終端市場(chǎng)最近的先進(jìn)封裝方案。

03 光刻機(jī)，在封裝市場(chǎng)“火出圈”了

可以看到，當(dāng)前的先進(jìn)封裝技術(shù)，已徹底脫離傳統(tǒng)“組裝” 范疇，邁入 “微納制造” 的高階階段。光刻技術(shù)正是這一轉(zhuǎn)型的核心支撐。

從技術(shù)角度看，晶圓級(jí)封裝（WLP）直接在整片晶圓上進(jìn)行封裝，需要光刻技術(shù)定義布線層，精度要求達(dá)到納米級(jí)；Chiplet 封裝技術(shù)中，不同芯粒的“互連”需要超細(xì)線路，必須用光刻技術(shù)實(shí)現(xiàn) “凸點(diǎn)”“ 重布線層” 的高精度制造；3D IC 封裝技術(shù)中，芯片垂直堆疊后，通孔（TSV）的加工也需要光刻輔助定位。

當(dāng)下的后端光刻市場(chǎng)，長(zhǎng)期由佳能主導(dǎo)。如今該領(lǐng)域的競(jìng)爭(zhēng)正在變得愈發(fā)激烈。據(jù)悉，ASML已開始供應(yīng)其先進(jìn)封裝光刻系統(tǒng)Twinscan XT:260，首批出貨始于2025年底。XT:260具備更高的吞吐量，稱其生產(chǎn)率高達(dá)傳統(tǒng)系統(tǒng)的四倍。該設(shè)備可以處理厚度在0.775到1.7毫米之間的基板，還能緩解因多芯片貼裝引起的高達(dá)1毫米的翹曲。

尼康（Nikon）則計(jì)劃于 2027 年 3 月切入該賽道，屆時(shí)將形成佳能、ASML、尼康三方競(jìng)逐的市場(chǎng)格局，技術(shù)路線與成本控制的競(jìng)爭(zhēng)將進(jìn)一步激化。

AI 算力需求的爆發(fā)式增長(zhǎng)成為封裝光刻設(shè)備需求的核心驅(qū)動(dòng)力。AI 處理器通過 2.5D/3D 封裝將GPU與HBM深度集成，以突破存儲(chǔ)帶寬瓶頸，這一架構(gòu)對(duì)中介層（interposer）的線路精度提出納米級(jí)要求。臺(tái)積電 CoWoS 封裝產(chǎn)能的快速擴(kuò)張印證了這一趨勢(shì)：其月產(chǎn)能從 2024 年的 3.5 萬片晶圓躍升至 2025 年底的 7 萬片，預(yù)計(jì) 2026 年底將達(dá)到 13 萬片，而英偉達(dá)、AMD 等頭部客戶的集中下單，直接推動(dòng)了對(duì)高精度中介層光刻系統(tǒng)的需求激增。值得注意的是，隨著封裝尺寸持續(xù)擴(kuò)大，制造商正從傳統(tǒng)圓形硅晶圓轉(zhuǎn)向矩形基板，以降低材料損耗率，這對(duì)光刻設(shè)備的基板適配性與制程靈活性提出了更高要求。

04 混合鍵合設(shè)備，先進(jìn)封裝的另一核心支柱

在光刻技術(shù)主導(dǎo)線路定義的同時(shí)，混合鍵合設(shè)備正以“互連革命” 的姿態(tài)，成為先進(jìn)封裝熱潮中的另一關(guān)鍵增量。

作為傳統(tǒng)熱壓鍵合與凸點(diǎn)鍵合的升級(jí)方案，混合鍵合技術(shù)（尤其 Cu-Cu 混合鍵合）通過金屬與介電質(zhì)的同步鍵合，將互連間距從傳統(tǒng)方案的 40μm 壓縮至 1-2μm，每平方厘米可實(shí)現(xiàn)百萬級(jí)連接點(diǎn)，使芯片間數(shù)據(jù)傳輸帶寬提升一個(gè)數(shù)量級(jí)，同時(shí)降低寄生電阻與功耗，成為 3D IC 堆疊、HBM 制造等高端封裝場(chǎng)景的必選技術(shù)。上文四大先進(jìn)封裝技術(shù)也對(duì)混合鍵合技術(shù)提出明確需求，比如3D 封裝作為其核心剛需場(chǎng)景，“垂直堆疊” 架構(gòu)依賴混合鍵合實(shí)現(xiàn)層間直接互連；Chiplet 封裝向高端化進(jìn)階過程中，AMD 等處理器通過混合鍵合解決芯粒間帶寬瓶頸。

據(jù)悉，ASML正在研發(fā)混合鍵合設(shè)備，并與Prodrive、VDL-ETG兩家供應(yīng)商建立技術(shù)合作。這兩家企業(yè)此前為ASML的EUV光刻機(jī)提供磁懸浮系統(tǒng)核心組件，其技術(shù)積累將為新型封裝設(shè)備的精密運(yùn)動(dòng)控制提供關(guān)鍵支持。

ASML首席技術(shù)官M(fèi)arco Pieters此前公開表示，封裝環(huán)節(jié)的設(shè)備創(chuàng)新將成為半導(dǎo)體產(chǎn)業(yè)新的增長(zhǎng)極，特別是混合鍵合技術(shù)能實(shí)現(xiàn)芯片間更密集的互連，這對(duì)設(shè)備精度提出極高要求。若混合鍵合設(shè)備研發(fā)成功，將與ASML現(xiàn)有產(chǎn)品線形成協(xié)同效應(yīng)，使其覆蓋從晶圓制造到封裝測(cè)試的全產(chǎn)業(yè)鏈設(shè)備供應(yīng)能力。

而混合鍵合與光刻技術(shù)的協(xié)同，構(gòu)成了先進(jìn)封裝的核心制造閉環(huán)：光刻技術(shù)負(fù)責(zé)線路與鍵合 pad 的精準(zhǔn)定義，混合鍵合設(shè)備實(shí)現(xiàn)芯片間的高密度互連，兩者共同支撐起 “微納制造 + 異構(gòu)集成” 的先進(jìn)封裝體系。

05 3.5D封裝，巨頭們都下場(chǎng)了

面對(duì)AI帶來的計(jì)算需求，博通、AMD、英特爾、三星等半導(dǎo)體巨頭正憑借各自的核心技術(shù)方案，共同定義3.5D封裝。

早在2023年，AMD就發(fā)布了業(yè)界矚目的MI300系列AI加速器，成為首家將3.5D封裝技術(shù)引入量產(chǎn)的計(jì)算巨頭。AMD的3.5D封裝本質(zhì)上是將臺(tái)積電兩大尖端工藝進(jìn)行了融合創(chuàng)新：既采用了基于Cu-Cu混合鍵合的SoIC 3D堆疊技術(shù)，將GPU計(jì)算芯片或CPU芯片垂直堆疊在I/O芯片（IOD）之上，實(shí)現(xiàn)了超15倍的互連密度提升與極致能效；同時(shí)又依托CoWoS 2.5D硅中介層，將多個(gè)3D堆疊模塊與HBM3內(nèi)存進(jìn)行高密度并排互連。這種3D堆疊計(jì)算芯片+2.5D集成內(nèi)存與I/O的復(fù)合架構(gòu)，正是AMD所定義的“3.5D封裝”

博通也于近日宣布了一項(xiàng)重要進(jìn)展：基于其XDSiP 3.5D平臺(tái)、采用2nm制程的定制計(jì)算SoC已正式交付富士通，將用于AI超算集群。該技術(shù)由博通于2024年推出，其核心“殺手锏”在于采用了面對(duì)面（F2F）混合銅鍵合技術(shù)。

與傳統(tǒng)的“面背堆疊（F2B）”不同，博通直接將2nm的計(jì)算芯片與5nm的SRAM緩存芯片“正面貼正面”地鍵合在一起。這種原子級(jí)的銅-銅連接，使得每平方毫米可達(dá)成數(shù)萬個(gè)互聯(lián)點(diǎn)，大幅提升了芯片間的互聯(lián)密度，同時(shí)顯著降低了接口功耗。這種高密度、低功耗的互聯(lián)能力，為算力密集型應(yīng)用提供了基礎(chǔ)。據(jù)悉，3.5D XDSiP 所采用的 F2F HCB 技術(shù)，很可能是臺(tái)積電 SoIC-X（無凸塊）堆疊技術(shù)的專屬落地方案。和AMD的方案類似，盡管該方案采用了博通自主研發(fā)的設(shè)計(jì)架構(gòu)與自動(dòng)化流程，但因其同時(shí)融合了 2.5D 集成與 3D 堆疊兩種技術(shù)，因此被定義為 “3.5D” 封裝。

三星的先進(jìn)封裝技術(shù)主要分為兩大類：屬于2.5D封裝的I-Cube和屬于3DIC 的X-Cube。與此同時(shí)，三星電子的先進(jìn)封裝（AVP）部門也正在主導(dǎo)開發(fā)“半導(dǎo)體3.3D先進(jìn)封裝技術(shù)”，目標(biāo)應(yīng)用于AI半導(dǎo)體芯片，2026年第二季度量產(chǎn)。 該技術(shù)通過安裝RDL中介層替代硅中介層來連接邏輯芯片和HBM；并通過3D堆疊技術(shù)將邏輯芯片堆疊在LLC上。 三星預(yù)計(jì)，新技術(shù)商業(yè)化之后，與現(xiàn)有硅中介層相比，性能不會(huì)下降，成本可節(jié)省22%。 三星還將在3.3D封裝引進(jìn)“面板級(jí)封裝 (PLP)”技術(shù)。

英特爾也在開發(fā)結(jié)合3D封裝和2.5D封裝的3.5D封裝技術(shù)。英特爾代工的先進(jìn)系統(tǒng)封裝及測(cè)試（Intel Foundry ASAT）的技術(shù)組合，包括 FCBGA 2D、FCBGA 2D+、EMIB 2.5D、EMIB 3.5D、Foveros 2.5D & 3D 和 Foveros Direct 3D 等多種技術(shù)。其EMIB 技術(shù)系列在芯片互連領(lǐng)域取得了重要突破。2.5D 版本采用的嵌入式硅橋技術(shù)，其最小線寬 / 線距達(dá)到 10μm / 10μm，互連密度提升至 1500 個(gè)連接點(diǎn) / mm2。3.5D 版本通過硅通孔 (TSV) 技術(shù)實(shí)現(xiàn)垂直互連，通孔直徑控制在 5μm，深寬比達(dá)到 10:1，支持最多 4 層芯片的立體堆疊。

可以看到，在下一代先進(jìn)封裝——3.5D/3.3D技術(shù)開發(fā)中，混合鍵合技術(shù)也均為關(guān)鍵詞。

根據(jù)Global Market Insights 市場(chǎng)數(shù)據(jù)顯示，該市場(chǎng)預(yù)計(jì)將從2026年的374億美元增長(zhǎng)至2031年的620億美元，并在2035年達(dá)到953億美元，預(yù)測(cè)期內(nèi)復(fù)合年增長(zhǎng)率為11%。未來，設(shè)備的技術(shù)迭代速度、與芯片設(shè)計(jì)的協(xié)同優(yōu)化能力，將成為決定 3.5D 封裝產(chǎn)業(yè)競(jìng)爭(zhēng)力的核心變量。