PCI Express (PCIe) 是一項存在了幾十年的基礎(chǔ)技術(shù)，而且這種情況短期內(nèi)不會改變。該標(biāo)準(zhǔn)將在未來幾年內(nèi)不斷發(fā)展演進(jìn)，其背后也擁有悠久的歷史。PCIe 繼承了原始 PCI 標(biāo)準(zhǔn)的一些元素（例如配置空間、即插即用 (PnP)、塊寄存器 (BAR) 和命令 / 狀態(tài)寄存器），因此這項技術(shù)的歷史可以追溯到計算機(jī)發(fā)展史的開端。

自 2004 年推出以來，PCIe 的發(fā)展一直遵循著一個簡單的原則：每次重大版本更新都會使鏈路帶寬大致翻倍，同時保持向下兼容性。除了 PCIe 3.0 和 PCIe 4.0 之間出現(xiàn)重大版本更新之外，每三到四年正式推出一個新 PCIe 版本的節(jié)奏基本保持穩(wěn)定。但近年來發(fā)生變化的并非更新速度，而是每次迭代的難度。早期版本通過提高傳輸速率（時鐘頻率）和編碼效率，幾乎毫不費力地提升了吞吐量。而如今，PCIe 的發(fā)展路線圖將用戶直接推向了制造公差、材料和重定時器等因素決定性能極限和成本的領(lǐng)域。

盡管如此，負(fù)責(zé) PCIe 及相關(guān)標(biāo)準(zhǔn)制定的 PCI-SIG 組織仍然每三到四年穩(wěn)步推出新一代 PCIe 標(biāo)準(zhǔn)，接下來要推出的是 PCIe 8.0版本。

從PCI-SIG 已經(jīng)發(fā)布的 PCIe 8.0 規(guī)范草案來看，其單通道速率目標(biāo)為 256.0GT/s，在 x16 配置下可實現(xiàn)高達(dá) 1TB/s 的雙向帶寬，這標(biāo)志著 PCI Express 技術(shù)發(fā)展迎來重要里程碑。該標(biāo)準(zhǔn)將 PCIe 技術(shù)路線圖順利延伸至下一個十年，同時保留了向后兼容特性 —— 正是這一特性讓 PCIe 成為業(yè)界最值得信賴的互聯(lián)總線。

PCIe 8.0 不應(yīng)僅僅被視為一次速率提升的新一代標(biāo)準(zhǔn)，更應(yīng)看作一個系統(tǒng)級的關(guān)鍵轉(zhuǎn)折點。它將對 PCIe 控制器、PHY 及其在先進(jìn) SoC 與加速器平臺中的集成方案提出全新要求。

為何PCIe 8.0至關(guān)重要

系統(tǒng)性能已不再受計算能力限制。隨著加速器規(guī)模不斷擴(kuò)大、內(nèi)存層級愈發(fā)復(fù)雜，數(shù)據(jù)傳輸效率日益成為系統(tǒng)效能的決定性因素，甚至是瓶頸所在。PCIe 互聯(lián)已不再僅用于實現(xiàn) CPU 與終端設(shè)備的連接，還能支撐更高性能、更低延遲的橫向擴(kuò)展，同時也為多 CPU 與多終端間的 GPU 算力縱向擴(kuò)展提供了替代方案。PCIe 交換機(jī)的普及正滿足橫向與縱向擴(kuò)展需求；而 PCIe 重定時器的廣泛應(yīng)用，配合新型銅纜與光纖技術(shù)，進(jìn)一步拓展了 PCIe 傳輸距離，使得構(gòu)建 PCIe 交換矩陣成為可能，從而最大限度發(fā)揮低延遲 PCIe 互聯(lián)的價值。

PCIe 8.0 延續(xù)了 PCI-SIG 約每三年帶寬翻倍的節(jié)奏，在沿用現(xiàn)有編程與軟件模型的基礎(chǔ)上實現(xiàn)更高吞吐。對于 SoC 架構(gòu)師而言，這意味著無需大幅改動平臺架構(gòu)或軟件棧，即可持續(xù)擴(kuò)展 I/O 帶寬并降低延遲。

從控制器角度看，PCIe 8.0 進(jìn)一步凸顯了高可擴(kuò)展控制器架構(gòu)、超高速率下高效事務(wù)處理、持續(xù)高帶寬壓力下穩(wěn)健流控與協(xié)議效率的重要性。盡管這些特性在前幾代標(biāo)準(zhǔn)中同樣存在，但 PCIe 8.0 的演進(jìn)將相關(guān)要求提升至新高度。

PCIe 8.0為SoC與加速器設(shè)計者帶來的價值

單通道 256GT/s 的速率下，PCIe 8.0 在 16 通道配置中可實現(xiàn)高達(dá) 1TB/s 的總雙向帶寬。依托這一能力，業(yè)界將實現(xiàn)更快的 CPU - 加速器通信、更優(yōu)的加速器間擴(kuò)展能力，而最為關(guān)鍵的是，內(nèi)存與網(wǎng)絡(luò)子系統(tǒng)的利用率將大幅提升。

對于 PCIe 控制器 IP 而言，這一代標(biāo)準(zhǔn)著重強調(diào)協(xié)議效率與可擴(kuò)展性，確保 PHY 層面的高速率能夠轉(zhuǎn)化為系統(tǒng)層面真實可用的帶寬。同樣重要的是，PCIe 8.0 保持對前代 PCIe 標(biāo)準(zhǔn)的向后兼容，使控制器 IP 能夠支持多代混合環(huán)境與長期演進(jìn)的軟件生態(tài)。

256GT/s下面臨的全新挑戰(zhàn)

隨著 PCIe 數(shù)據(jù)速率不斷攀升，控制器與 PHY 的行為與系統(tǒng)設(shè)計緊密耦合。在 256GT/s 速率下，維持鏈路可靠性需要 PHY 層與控制器層精準(zhǔn)協(xié)同。鏈路訓(xùn)練、均衡管理與錯誤處理必須在各類信道與系統(tǒng)配置下保持穩(wěn)定可控?？刂破?IP 廠商正著力于定義完善的控制器 - PHY 接口、穩(wěn)健的鏈路管理與恢復(fù)機(jī)制，以及與交換機(jī)、重定時器的互操作性。

隨著 PCIe 互聯(lián)需求從 PCB 板內(nèi)延伸至更遠(yuǎn)距離，支持?jǐn)?shù)英尺傳輸?shù)南冗M(jìn)銅纜技術(shù)日益成熟。而進(jìn)一步拓展 PCIe 傳輸距離的需求，正推動 PCI-SIG 制定基于光纖的 PCIe 規(guī)范。PCIe 6.0 以及當(dāng)前的 PCIe 7.0 重定時器規(guī)范已包含支持光纖 PCIe 的可選工程變更通知（ECN）。這一趨勢極有可能延續(xù)至 PCIe 8.0 規(guī)范，使 PCIe 互聯(lián)傳輸距離從傳統(tǒng) PCB 板上的數(shù)英寸擴(kuò)展至數(shù)米，進(jìn)一步拓展覆蓋范圍，支撐橫向擴(kuò)展與解耦式計算架構(gòu)。

最后，隨著速率提升，驗證工作無疑將成為整體項目風(fēng)險的重要組成部分。PCIe 8.0 的成功集成取決于多項因素，包括控制器與 PHY 行為的精準(zhǔn)流片前建模、信道傳輸距離與使用模型建模，以及一如既往的全生態(tài)互操作性測試。控制器 IP 在此過程中占據(jù)核心地位，承擔(dān)鏈路初始化、錯誤處理與系統(tǒng)級魯棒性管控的關(guān)鍵角色。

展望未來

PCIe 8.0 是高速 I/O 技術(shù)演進(jìn)的關(guān)鍵一步。盡管亮眼的速率指標(biāo)備受關(guān)注，但其長期成功取決于控制器、PHY 與系統(tǒng)架構(gòu)在該速率下的協(xié)同效率。對于研發(fā)下一代 SoC 與加速器的客戶而言，提前規(guī)劃至關(guān)重要，將 PCIe 8.0 的應(yīng)用與整體系統(tǒng)目標(biāo)緊密結(jié)合尤為關(guān)鍵。

來源：EETOP綜合編輯

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